关键字 |
| 专用集成电路(ASIC) area-efficient,里昂证券、低延迟。 |
介绍 |
| 区域的设计,以及功耗高速数据路径逻辑系统是最重要的研究领域之一来执行算术运算在VLSI设计范围减少区和延迟。有一个里昂证券在VLSI系统设计的范围。在数字蛇,增加的速度是有限的传播携带所需的时间通过加法器。之和为每个点的位置在一个小学加法器生成顺序只有在前面的位置已经总结和携带传播到下一个位置。电路结构简单,area-efficient。然而,计算速度很慢,因为每一个全加器只能开始操作,直到前面的外卖的食物信号是准备好了。 |
| 另一方面,携带有预见性的蛇(里昂证券)是最快的蛇,但是他们是最严重的地区的观点。携带选择蛇已经被认为是一个妥协的解决方案之间的rca和里昂证券,因为他们提供了一个良好的rca的紧凑的区域之间的权衡和里昂证券的短暂停留。减少区域和高速数据路径逻辑系统在集成电路系统设计研究的主要领域。高速加法和乘法一直是高性能处理器和系统的基本需求。之和为每个点的位置在一个小学加法器生成顺序只有在前面的位置已经总结和携带传播到下一个位置。有许多类型的加法器的设计可用(脉动进位加法器,携带向前看加法器,节省加法器,跳跃进位加法器)也有自己的优点和缺点。主要的速度限制在任何加法器的生产和许多作者认为除了问题。 |
| 解决携带传播延迟里昂证券是发达,大大降低了区域和延迟很大程度上。 |
| 里昂证券中国在许多计算系统设计用于温和携带传播延迟的问题通过独立生成多个携带然后选择生成总和。它使用独立的波纹带小蝰蛇(Cin = 0和Cin = 1)来生成合成总和。然而,常规的里昂证券不是面积和速度有效,因为它使用多个双波纹带小蝰蛇(RCA)生成部分和通过考虑携带输入和携带。选择最终的总和,由多路复用器(mux)。由于使用两个独立的RCA面积将增加导致延迟的增加。为了克服上述问题,提出工作的基本思想是使用n位二进制excess-1代码转换器(BEC)改善增加的速度。这种逻辑可以更换的RCA Cin = 1,进一步提高了速度,从而减少了延迟。使用二进制Excess-1转换器(BEC)而不是常规的RCA里昂证券将达到较低的区域,延迟,加快了加法操作。这个BEC逻辑的主要优势来自较小数量的逻辑门比完整的加法器(FA)结构因为盖茨使用的数量将会减少。这项工作在短暂的结构如下。 Section II deals with the delay and area evaluation methodology of the basic adder blocks and its corresponding delay and area values. Section III deals with the structure and function of BEC logic and its corresponding function table and logic equations. Section IV presents the architecture of the Regular CSLA of 128-bits. This SQRT CSLA has been developed using ripple carry adders and multiplexers. The architecture of the Modified SQRT CSLA is presented in Sections V. In section VI implementation methodologies and corresponding design tools are explained and finally the paper is concluded in section VIII. |
基本的加法器模块 |
| 在本节中,我们解释了如何从理论上计算延迟和面积。,或者,逆变器(AOI)实现的XOR门图1所示。盖茨虚线之间的并行执行的操作和每个门的数字表示法表示门带来的延迟。基本加法器模块认为所有盖茨组成,或者,逆变器,每个有延迟等于1单元和面积等于1单位。然后我们加起来的数量盖茨最长路径的逻辑块,有助于最大延迟。 |
| 评估是通过计算面积的总数葵盖茨要求每个逻辑块。基于这种方法,里昂证券中国加法器模块2:1 mux的一半加法器(HA),足总表我评估和上市。 |
介绍BEC |
| 如上所述的工作的主要思想是用BEC的RCA Cin = 1为了减少常规里昂证券的面积和功耗。更换n位RCA, n + 1比特BEC是必需的。结构和功能表2 b BEC的图5和表2所示,分别。图2说明了里昂证券中国的基本功能是通过使用4比特BEC mux一起。 |
| 一个输入的十六mux得到输入和mux是BEC的另一个输入输出。这会产生两种并行部分结果和mux用于选择BEC输出或直接根据控制信号输入Cin。 |
| (注意功能符号~不是,&,XOR)。8位BEC的布尔表达式 |
| X0 = ~ B0 |
| X1 = B0 ^ B1 |
| X2 = B2 ^ (B0 & B1) |
| X3 = B3 ^ (B0 & B1和B2) |
| X4 = B4 ^ (B0 & B1和B2和B3) |
| X5 = B5 ^ (B0 & B1和B2和B3和B4)。 |
| X6 = B6 ^ (B0 & B1和B2和B3和B4 & B5)。 |
| X7 = B ^ (B0 & B1和B2和B3和B4 & B5和B6)。 |
128位的里昂证券的体系结构 |
| 一个16位携带选择加法器可以在两个不同的大小即开发统一的块大小和可变块大小。同样一个32,64和128位也可以开发的两种模式不同的块大小。脉动进位蛇是最简单、最紧凑完整的蛇,但他们的表现是有限的,必须从leastsignificant位传播最重要的一点。各种16、32、64和128位里昂证券也可以开发利用脉动进位。carry-select加法器的速度可以BEC逻辑的重要性源于大硅区域减少当里昂证券中国大量的设计。8位BEC的布尔表达式列提高40%到90%,通过并行执行添加,和减少的最大延迟。 |
| 128 - b常规SQRT里昂证券的结构是图3所示。它有五组不同大小的RCA。每组的延迟和面积评价是图3所示,指定延迟值内的数字,例如,sum2需要10门延迟。 |
修改的128位里昂证券的体系结构 |
| 这种架构类似于普通64位SQRT里昂证券,唯一的变化是,我们与Cin取代RCA = 1在一组两个可用RCA BEC。这个BEC的特性,它可以执行类似的操作,取代了RCA的Cin = 1。图4显示了修改后的64位SQRT里昂证券的框图。BEC逻辑所需的比特数是1位以上的RCA。修改后的框图也分为不同组的变量大小的位每个组都有脉动进位蛇,BEC和相应的mux。所示的视图;组织0只包含一个RCA输入低有效位和携带,产生结果的总和(1:0),开展代理作为下一组mux选择线,同样的过程持续高组但他们包括BEC逻辑而不是RCA Cin = 1。基于延迟值的考虑,到来 |
比较常规和MODIFIED128-BIT里昂证券 |
| 延迟开销的百分比展品与钻头大小类似的下降趋势。的延迟开销8、16和32-b是14%,9.8%,和5.63%,而在64 - b减少到只有4.75%。提出8 b的power-delay产品高于常规里昂证券5.2%和area-delay产品降低了2.9%。然而,power-delay产品提出16 b 32-b里昂证券减少1.76%,和64 - b高达8.18%,和12.28%。同样的area-delay产品提出设计为16 - 32 - 64 - b、128 - b也下降了6.7%,分别为11%和14.4%。 |
结果 |
| 实现设计在这工作已经模拟使用Verilog-HDL Modelsim)。该方案(各种大小16、32、64年和128年)设计并使用Modelsim仿真。所有V文件(常规和修改)也在Modelsim仿真和相应的结果进行了比较。模拟不同大小码合成后使用Xilinx ISE 9.2。模拟V文件导入到合成工具和相应的延迟和面积的值。合成报告包含地区和延迟值不同大小的蛇。类似的设计流后定期和里昂证券大小不同的修改。 |
结论 |
| 本文提出了一种简单的方法来减少区和里昂证券结构的力量。减少数量的盖茨的工作提供了很大的优势在断面收缩率和总功率。比较结果表明,修改后的里昂证券有一个略大的延迟(只有3.76%),但64 - b的面积和权力修改里昂证券明显分别减少了17.4%和15.4%。power-delay产品以及area-delay产品提出设计显示减少为16 - 32和64 - b的大小表明成功的方法,而不是仅仅延迟对权力和面积的权衡。修改后的里昂证券架构是因此,低区、低功率、简单、高效为VLSI硬件实现。这将是有趣的测试的设计修改128 - b SQRT里昂证券。 |
承认 |
| g . Omkareswari M女士非常感谢。助手教授Chitra ECE部门曾指导整个项目和支持我给技术对论文的看法和激励我完成工作有效和成功。 |
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表乍一看 |
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数据乍一看 |
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引用 |
- o . j . Bedrij Carry-select加法器,愤怒的反式。电子。计算。,第344 - 340页,1962年。
- b·拉姆库玛儿Kittur莫莱森,p . m . Kannan”修改速度携带保存加法器的ASIC实现,”欧元。j .科学。Res。,42卷,不。1、pp.53-58 2010。
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- y, c . h . Chang和j .顾“有效面积64位平方根carry-select加法器对于低功率应用程序,”Proc, IEEE Int。电脑。电路系统。、2005、4卷,第4082 - 4085页。
- 节奏”,遇到用户指南,“6.2.4版本,2008年3月。
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