关键字 |
| 锁相环(PLL),真正的单相时钟(TSPC),电压控制振荡器(VCO)、相位频率检测器(PFD,坦纳工具。 |
介绍 |
| 无线个域网是一个新兴的短距离无线通信技术。主要用于短距离、低功耗、低传输速率的数据应用[1][2]。作为ZigBee无线通信射频芯片的一个重要组成部分,频率合成器的能耗占总消费的很大一部分无线个域网的筹码。低功率频率合成器的设计在Zigbee无线通信系统的一个挑战。提出了一种低功耗CMOS集成2 ghz的锁相环频率合成器。当前饿死VCO用于降低功耗,提高声音合成器的特征。 |
| 本文的组织结构如下:第二部分,提出了一些细节上的合成器架构。在第三部分中,锁相环实现的仿真结果显示和讨论。结论是在上一节。 |
合成器架构 |
答:提出合成器架构 |
| 提出了锁相环频率合成器的框图所示Figure.1 [10], [11]。N-integer架构,它包括一个,相位频率检测器(PFD),和电荷泵(CP),一个被动的低通循环过滤,经常挨饿VCO,一个完全可编程dual-modulus与可编程计数器分频器,吞下柜台。 |
B。相位频率检测器(PFD)。 |
| 它包括两个边缘触发D拖鞋D输入与逻辑1和重置和大门的道路。在NAND重置路径,可以使用或非门。PFD比较参考信号和Div的信号。产生三种顺序逻辑状态控制电荷泵。图2显示了PFD使用和门。电路由两个边缘触发D拖鞋DFF复位,D输入与逻辑1和重置和门路径[8]。裁判和Div作为时钟的人字拖。假设的前沿Ref的Div,然后去逻辑高。保持高到一个低到高转换发生在Div。因为DN,和,因此重置到逻辑高和PFD重置到初始状态 |
| pdf是一个状态机有三个州。当裁判Div,输出是断言引用和信号的前沿高。 |
| 在第二种情况下,参考信号滞后Div的信号。在这个DN脉冲代表两个时钟信号的阶段之间的区别。 |
| 第三,参考信号与Div阶段信号,图3所示(c)。在这种情况下,循环处于锁定状态,将生成短脉冲在DN输出 |
c .电荷泵 |
| 电荷泵是三个国家的设计。需要从pdf两个输入和输出直流电流或电压。电荷泵包括两个电流源和电荷泵的输出驱动低通滤波器。电荷泵的指控或放电电容与电压或电流脉冲。一个过滤器是用来限制电容器电压的变化率,而结果是一个电压缓慢上升或下降,依赖于频率锁相环输出电压与参考频率之间的区别。VCO的频率增加或减少操作控制电压的增加或减少。下面的图4显示了电荷泵[10]。 |
D。循环适合 |
| 环路滤波器的设计原理工具选择锁相环的带宽。没有回路滤波器的锁相环导致一阶系统。一阶系统很少使用他们提供小噪声抑制。高阶循环过滤器提供更好的噪声取消以来,和更多的被用在二阶循环过滤的关键应用,如在频率合成器。目的回路滤波器是电荷泵电流Icp转换为电压控制信号Vctrl,过滤交流电组件和抑制噪声 |
| 图5(一个)显示仿真结果当参考信号是领先的Div的信号。在这个DN脉冲代表两个时钟信号的阶段之间的区别。它增加电荷泵电流以这样一种方式,它提高VCO振荡。 |
| 图5 (b)显示仿真结果当参考信号滞后Div的信号。在这个DN脉冲代表两个时钟信号的阶段之间的区别。它减少电荷泵电流以这样一种方式,它减少VCO振荡。 |
e .当前饥饿VCO |
| VCO调频振荡器的瞬时输出频率成正比的控制电压。环形振荡器可以顺利集成在标准CMOS工艺没有采取额外的处理步骤,因为它不需要任何被动共振元素与CMOS LC-tank振荡器。在这个工作5级CMOS反相器形成一个封闭的路径与正反馈[10]。整个VCO的示意图是图1所示。电压控制振荡器CMOS反相器电路,如图2所示。这个逆变器电路连接到电流源M3, M4限制当前逆变器可用。mosfet M1和M2的电流是反映在每个逆变阶段。 |
| 的振荡频率current-starved VCO N(奇数> 5)阶段 |
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| fcenter (@VinVCO = VDD / 2和ID = IDcenter) |
| 目前缺乏VCO的示意图如图6所示。5个阶段 |
当前饥饿的VCO的仿真结果 |
| 当前饥饿的瞬态分析VCO图6.1所示。输入控制电压、Vinvco等于0.50 mv,取得2.4 ghz的输出频率。输入控制电压变化1 ~ 0.1 v v,在步骤0.5 v,输出频率。 |
| 测量VCO的调谐范围是5.23 mhz to5098MHz。如图6.2所示的情节输入控制电压与输出振荡频率。这表明2.4 ghz频率获得Vinvco = 0.50 mv。 |
f .可编程分频器 |
| 可编程分频器由一个dual-modulus预定标器(DMP),一个可编程(P)计数器和一只燕子(S)计数器。的dual-modulus预定标器是基于同步和异步分频器这尺度输入频率较低的频率,以缓解异步复位的复杂性modulo-Pand modulo-Scounters。在这种技术中,年代输入脉冲吞噬前安排这样的输出由Sreference时间变得更长。在初始状态,模量控制(MC)信号仍在逻辑“0”和允许DMP操作除以- (N + 1)模式和可编程P-counter和燕子S-counter加载P > S以来的初始状态,S-counter到达最终状态比P-counter S-counter end-ofcount逻辑的变化MCto逻辑“1”允许的DMP除以N模式切换Pcounter计数剩余(P-S)输入“N”的时期。因此是由总部门的比例 |
| 输出信号= ((N + 1) + N (P - S)) = (NP + S)鳍鳍。 |
| 从电路拓扑视图角度,预定标器和可预先调整的计数器通常使用不同的逻辑实现家庭,由于他们不同的速度规范和需要一个电平位移器后,rails DMP补偿不同的电压。基本可编程分频器体系结构如图7所示。 |
| 图7.1显示了可编程分频器的仿真结果。VCO输出频率是2.4 ghz除以可编程分频器和频率除以2400因此Div频率是1 mhz。 |
模拟合成器的结果 |
| 合成器使用45纳米CMOS技术模拟了。完整的合成器了1.026 mW从1 v电压供应。 |
| 图8.1显示了P = 71,仿真结果S = 1,参考频率2400 mhz和分频比.VCO输出频率是2.44 ghz |
| 图8.3显示了P = 71,仿真结果S = 31日参考频率2431 mhz和分频比.VCO输出频率是2.54 ghz |
结论 |
| 一个完全集成的合成器为蓝牙应用程序提出了。设计已经在标准的45纳米CMOS模拟技术。VCO生成一个中心频率为2.4 ghz Vinco约0.53 v。大约4中的锁相环落定μs,产生频率从2.44到2.54 ghz的步骤1 mhz。测量相位噪声是-44.77 dBc / Hz 1 MHz抵消和能耗为1.026兆瓦 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
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