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40.0 g / S的时间交错FLASH 6位ADC对40 gbe的应用程序

Shahir P1和诉让希尔帕2
  1. PG学生,电子系和沟通,狗屁阿布杜尔•拉赫曼大学印度钦奈- 600048
  2. 助理教授,电子和通信,B.S.阿布杜尔•拉赫曼大学印度钦奈- 600048
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文摘

介绍了模拟后端设计40-GS / s 6-bit Flash对ADC 40 gbe的应用程序。它被设计在一个45纳米CMOS技术的基础上16倍time-interleaving过程。在这工作6 b 2.5 - GS / s flash ADC设计(用于时间交错)时域门闩插补方法,减少了动态比较器的数量用于ADC减半的第一阶段。减少数量的比较器取样维持电路降低负载电容,功耗和比较器校准的开销。测量峰值黑暗和INL 0.53和0.61 LSB,分别。计算SFDR SNDR 42.1和33.3 dB,功耗约为69兆瓦。

关键字
Flash ADC,模拟多路分解、高速比较器、时域门闩插补,时间交错ADC

介绍
对高速应用,如对40 gbe和100年gbe针对高数据率通信、adc对这些结构要求有几个gigahertz-order采样率。的一个最近的趋势等高速ADC的策略是交叉低功耗SAR ADC [15]。然而,在ADC的转换速度是有限的,应使用高速ADC如σδADC, Flash ADC等等。
本文提出在45纳米的低功耗CMOS 1:16-demultiplexing架构。此体系结构使用16分时adc输出。每通道采样率可以显著减少到2.5 g / s / sub-ADC相比40 g / s为整个ADC。
Flash adc和许多其他转换器相比极快。然而,前置放大器,这往往需要放松的影响比较器抵消和亚稳度,增加总功耗。此外,前置放大器输入寄生电容的高速和低功耗操作仍然是一个瓶颈。一个流行的设计技术解决上述问题是前置放大器插值方案[21]。然而,剩下的前置放大器的静态功耗仍不可取,鉴于最近低功率需求。虽然可以弥补问题解决没有前置放大器通过使用校准[15],回扣噪音从动态锁存输入信号(或采样电路)和参考梯子可能降低信号完整性,导致信噪比下降。因此,减少的数量动态锁存将有助于提高电路性能的动态噪声降低。最近,一种时域门闩插补技术,减少了第一阶段的数量动态锁存一半[15]。摘要给出详细的操作原则和设计考虑的时间交错闪ADC和演示了更高的工作频率和更好的性能。
剩下的纸是组织如下。第二部分描述了完整的系统架构。第三部分描述了交叉和模拟多路分解的时间。第四部分描述了提出6-bit flash ADC与时域插值技术。第五部分提供结果,第六部分总结本文。

系统架构
图1显示了6-bit 16路交叉flash ADC的架构,架构包含一个模拟信号分离器取样保持电路,16六位flash ADC比率为2.5 g / s, 16:1数字多路复用器(TDM)。对于一个好的信号分离器的性能高度线性电流必须提供差分输入。这是通过跨导放大器,这是第二部分进一步解释。flash ADC实现在此体系结构中使用时域门闩插补技术,减少了比较器的数量,因此权力概念和死区。TDM用于多路分解产生的16个输出线群adc单通道[19]。时钟发生器和延迟创建适当的时钟信号发生器电路的目的是为每个元素的架构。

模拟多路分解
理论模拟信号分离器(多路分配器)是基于集成的输入电流通过电容器,连接到输入定义的时间段。当前是由一个高度线性跨导。通过简单的多路分配器本身NMOS-transfer晶体管电流逐步转向16个输出。因此只有一个非常小的连接电路的一部分,可能在这里被认为是负载的参数需要重新加载在一个采样时间间隔。当信号是完全采样在电容器由取样保持的重新取样(S / H)电路。这对以下adc持有信号不变,这是在帮助与变化引起的多路分解或重置过程[22]。
图2显示了当前传输过程的微分信号分离器子通道之一。第一个输入电压V转换为电流i这是总结在一个时间段在各自的负载电容c T。之后产生的输出电压采样的S / H。这允许重置与切换电容器在保持状态。
对于一个好的信号分离器的性能高度线性电流必须提供差分输入。图3显示了开发跨导放大器。它与线性化线性电阻R和密勒效应是减少共源共栅NMOS-pair晶体管的输入。进一步增加线性放大器的电流源的值为3.5,而只有Iout, max = 0.75 mA用于负载电容的解复用器链。不同的是减去两个办公室的电流源。这使晶体管的图- 3在同一操作区域的输出电流范围内使用。放大器需要第二个低电源电压VSS2约-2.5 V除了经常使用-1.4 V,确保快速和线性操作。

6位FLASH ADC
flash 6位ADC设计原型来验证该时域门闩插值技术。图5所示的结构。这种ADC包含一个输入样本和保持电路(S / H),一个电阻器梯子,提出三个阶段的门闩闩插值,数字编码器,校准逻辑和时钟缓冲。
传统上,最适合高速ADC架构操作低到中等分辨率一直是flash类型。然而,前置放大器常常需要放松的效果比较器抵消和亚稳度增加的总功耗。此外,大前置放大器输入寄生电容的高速和低功耗操作的一个主要缺点。一个流行的设计在flash中adc技术上面的问题是前置放大器插值方案。该技术减少了前置放大器的数量,通过插值生成丢失的信息两个相邻前置放大器的输出。然而,前置放大器的静态功耗,即使数量减少,仍然是能源消耗的主要来源。最近,一些设计报道flash ADC没有前置放大器的结构[4 - 7]。然而,没有前置放大器使flash ADC的性能比较器抵消影响严重。因此,preamplifier-less flash ADC通常需要复杂的偏移校准方案。此外,即使弥补问题可以得到解决,preamplifierless结构,动态锁存器的回扣噪声输入终端和参考梯子会严重降低信号完整性,导致信噪比下降。 Thus, reduction of the number of latches will enhance the circuit performance by reducing noise and power reduction. In this paper, motivated by the discussion above, we propose a time-domain latch interpolation technique to reduce the number of dynamic comparators and to take many advantages from it: reduced input capacitance, low power consumption, less kickback noise, and reduced complexity for offset calibration.
答:时域门闩插补
为了区分门闩用作比较器和锁功能作为一个纯粹的数字存储元素,用于比较器的锁以后被称为动态锁存器。与前置放大器、动态锁存器不是一个线性电路的输入电压,因为其输出最终达到逻辑高或低水平只依赖输入极性。因此,线性插值使用邻近的输出电压稳态与动态门闩是不可能的。尽管如此,动态锁仍然显示输入依赖非饱和行为执行positive-feedback-based放大,,因此,它仍有可能提取插值信息在一个有限的时期。动态锁存器的输出沉降行为,仅仅是建模为两个cross-coupled逆变器可以表示为一个指数函数与时间常数Cl/ g米[15],
方程(1)
电压输出锁存器的输出电压,签证官,INIT的初始输出电压闭锁的开始阶段,通用的跨导了门闩的逆变器,和Cl负载电容。方程(1)意味着动态锁存器的输出沉降行为(之前输出饱和烃)包含多个二进制(低或高)的信息。一些最近的研究表明,单个动态锁存器可以实现分辨率大于1 b依靠这与时间相关的信息[22]。然而,由于这些技术依赖于绝对的时间,这是非常敏感的变化等过程中,电源电压和温度变化、背景校正必须被用来计时信息映射到特定的电压水平。相反,如果门闩之间的相对时间信息可以用于额外的信息,这将是强劲的PVT变化。视图显示了提出了时域门闩插值技术。动态锁存级联补偿闭锁时间不足,完成许多以前设计[21],和第二个数组(L4- - - - - - L6)放大输出的第一阶段动态锁存。注意,电路是在简单的单端版本。L两个动态锁存1和L2比较输入信号(Vin)的引用Vref_k和Vref_k +2,失踪的动态锁存器应该比较Vin和Vref_k + 1第五,ref_k + 1Vref_k和V的中心水平吗ref_k +2。失踪的零交点消除信息的动态生成门闩(插值)L5阶段的动态锁存器数组中使用两个邻近的信号,Vref_k +和Vref_k + 2。
1 b .动态锁存器圣阶段
图6 (a)显示的原理提出了使用第一阶段的门闩。与流行的传统结构相比图6所示(b)[23],提出的锁有一个额外的NMOS门闩地面道路。比较器的附加门闩帮助打开快速从重置阶段放电输出节点的速度比传统的设计由于减少数量的堆栈。这也增强了闭锁时间常数。第二和第三阶段的门闩传统结构显示在图6 (b)。这是由于放松闭锁时间常数的要求在他们由于放大信号通过第一阶段。注意,输入结构简化和一双单差而真正的设计第一阶段门闩和内插门闩在第二阶段有两个微分对输入和引用。该方案也有一些缺陷。额外的门闩增加噪声和偏移量的水平。这不仅是由于增加的晶体管数量,但也由于有效的减少。 Since the turn-on time of the dynamic latch is shortened due to the signalindependent fast discharge of the output via the additional NMOS latch to the ground, the contribution of the input signal to the output voltage difference is reduced when regeneration begins to dominate [15]. Because of this reduced effective gain, the input referred offset and noise increases. The input referred offset is slightly increased to 12.3 mV from the conventional one’s 10.7 mV. The input referred noise of the proposed dynamic latch is about 1.15 mV while that of the conventional one is approximately 0.85 m. Since the noise voltage corresponds to 0.1 LSB, the increased offset effect to the performance is not considerable. It should be noted that the reduced effective gain discussed here is focused only at the time when the regeneration begins and, therefore, it does not mean slow regeneration speed. As shown in Fig. 7, actual latching speed is enhanced because the total transconductance of the latches is increased due to the increased current through the pMOS and the increased total size of the nMOS. In addition, the regeneration operation begins earlier in the proposed design than it does in the conventional design [11].

结果
6位FLASH ADC在45纳米GPDK CMOS技术实现。测量峰值黑暗和INL 0.53 lsb和0.61 lsb,校准后分别。图7显示了瞬态波的动态锁用于这项工作第一阶段。测量信号噪声和失真率(SNDR)和伪自由动态范围(SFDR) 42.1 db和33.3 db,分别。ADC的核心在1.2 v电源消耗69兆瓦。

结论
40 g / s Flash对ADC 40 gbe应用程序实现的基础上1:16时间交叉技术。时域门闩的实现flash ADC降低比较器的数量在第一阶段和概念。的转换速度ADC可以进一步提高通过增加时钟树大小信号分离器。

数据乍一看
图1 图2 图3 图4
图1 图2 图3 图4
图1 图2 图3
图5 图6 图7

引用























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