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国际电气、电子和仪器工程高级研究杂志

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40.0 gs / s时间交错的6位flash adc，适用于40gbe应用

Shahir P1V. Jean Shilpa2
  1. 阿卜杜·拉赫曼大学电子与通信系研究生，印度金奈600048
  2. 阿布杜尔·拉赫曼大学电子与通信系助理教授，印度金奈600048
有关文章载于Pubmed，谷歌学者

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摘要

本文介绍了一种适用于40GbE应用的40-GS/s 6位Flash模数转换器的模拟后端设计。它是在45纳米CMOS技术的基础上设计的16倍时间交错程序。在这项工作中，设计了一个6-b 2.5 - GS/s闪光ADC(用于时间交织)，采用时域闩锁插值方法，将ADC第一级使用的动态比较器数量减少一半。比较器数量的减少降低了样品和保持电路的负载电容、功耗和比较器校准的开销。测得的峰值DNL和INL分别为0.53和0.61 LSB。计算得到的SFDR和SNDR分别为42.1和33.3 dB，功耗约为69mW。

关键字
Flash ADC，模拟解复用，高速比较器，时域锁存插值，时间交错ADC

介绍
针对高数据速率通信的40GbE和100GbE等高速应用，要求这些结构的adc具有几千兆赫级采样率。这种高速ADC策略的最新趋势之一是交错低功耗SAR ADC[15]。但上述ADC的转换速度有限，需要使用Sigma Delta ADC、Flash ADC等高速ADC。
本文介绍了一种基于45nm低功耗CMOS的1:16解复用结构。这种结构在输出端使用16个时间交错的adc。因此，每个通道的采样速率可以显著降低到每个子ADC 2.5 GS/s，而整个ADC为40 GS/s。
与许多其他转换器相比，Flash adc速度非常快。然而，前置放大器往往需要缓解比较器偏置和亚稳态的影响，增加了总功耗。此外，前置放大器的输入寄生电容仍然是高速低功耗运行的瓶颈。解决上述问题的常用设计技术之一是前置放大器插补方案[21]。然而，由于最近的低功率需求，剩余前置放大器的静态功耗仍然不理想。虽然通过使用校准[15]可以在没有前置放大器的情况下解决偏置问题，但从动态锁存到输入信号(或采样电路)和参考阶梯的反激噪声可能会降低信号完整性，导致信噪比降低。因此，减少动态锁存器的数量将有助于通过降低动态噪声来提高电路性能。最近，一种时域锁存插值技术将第一级动态锁存的数量减少了一半。本文详细介绍了时间交错Flash模数转换器的工作原理和设计注意事项，并对其进行了演示，使其具有更高的工作频率和更好的性能。
本文的其余部分组织如下。第二节介绍了完整的系统架构。第三节描述了时间交织和模拟解复用。第四节介绍了采用时域插值技术的6位flash ADC。第五节给出了研究结果，第六节对本文进行了总结。

系统架构
图1所示为6位16路交错flash ADC的结构，该结构由一个模拟解复用器、采样保持电路、16位2.5 GS/s的6位flash ADC和一个16:1数字多路复用器(TDM)组成。为了使解复用器具有良好的性能，必须为差分输入提供高度线性的电流。这是由跨导放大器完成的，这将在第二节中进一步解释。在这种架构下实现的flash ADC采用了时域锁存插值技术，减少了比较器的数量，从而减少了功率概念和芯片面积。TDM用于将一组adc产生的16输出线解复用到单个通道[19]。时钟发生器和延迟发生器电路的目的是为该架构的每个元素创建适当的时钟信号。

模拟多路分解
模拟解复用器(DEMUX)的理论是基于通过电容器对输入电流进行积分，电容器连接到输入，用于定义的时隙。电流是由高度线性的跨导产生的。通过DEMUX本身简单的nmos传输晶体管，电流逐步切换到16个输出。因此，在一个采样时间间隔内，只有很小一部分连接电路(这里可以认为是负载电容)必须重新加载。当信号在电容上完全采样时，它会通过采样-保持(S/H)电路重新采样。这将使以下adc的信号保持不变，这有助于从多路复用或复位过程[22]引起的变化中解耦。
图2显示了差分解复用器的一个子信道的当前传输过程。首先，输入电压V转换为电流i。这是在各自的负载电容Cs上的一个时隙T上的总和。然后用S/H对产生的输出电压进行采样。这允许在开关保持模式期间重置电容器。
为了使解复用器具有良好的性能，必须为差分输入提供高度线性的电流。图3显示了所开发的跨导放大器。它用线性化电阻R线性化，米勒效应通过在输入晶体管顶部的级联编码nmos对降低。为了进一步提高线性度，放大器的电流源值为3.5 mA，而只有Iout,max = 0.75 mA用于在解复用器链的末端加载电容。差值减去两个PMOS电流源。这使图3的晶体管在使用的输出电流范围内保持在相同的操作区域。该放大器除了常规使用的-1.4 V之外，还需要第二个较低的电源电压VSS2，约为-2.5 V，以确保快速和线性运行。

6位flash adc
设计了一个6位flash模数转换器原型来验证所提出的时域锁存插值技术。结构如图5所示。该ADC由一个输入采样和保持电路(S/H)，一个电阻阶梯，三级锁存器，一个数字编码器，校准逻辑和时钟缓冲器组成。
传统上，最适合用于低到中分辨率的高速操作的ADC架构是闪存类型。然而，前置放大器往往需要放松比较器偏移和亚稳态的影响，增加了总功耗。此外，前置放大器的大输入寄生电容一直是高速低功耗工作的主要缺点。前置放大器插补方案是flash adc中解决上述问题的常用设计技术之一。该技术减少了前置放大器的数量，并通过插值两个相邻前置放大器的输出来生成缺失的信息。然而，前置放大器的静态功耗，即使数量减少了，仍然是功耗的主要来源。最近，一些设计报告了没有前置放大器的flash ADC结构[4-7]。然而，前置放大器的缺失使得比较器偏移严重影响了flash ADC的性能。因此，无前置放大器的闪光模数转换器往往需要复杂的偏置校准方案。此外，即使在前置无放大器结构中可以解决偏置问题，但从动态锁存器到输入端和参考阶梯的反冲噪声会严重降低信号的完整性，从而导致信噪比下降。 Thus, reduction of the number of latches will enhance the circuit performance by reducing noise and power reduction. In this paper, motivated by the discussion above, we propose a time-domain latch interpolation technique to reduce the number of dynamic comparators and to take many advantages from it: reduced input capacitance, low power consumption, less kickback noise, and reduced complexity for offset calibration.
A.时域锁存插值
为了将用作比较器的锁存器与用作纯数字存储元件的锁存器区分开来，用于比较器的锁存器下文称为动态锁存器。与前置放大器不同，动态锁存器不是输入电压的线性电路，因为它的输出最终达到逻辑高电平或低电平仅取决于输入极性。因此，使用相邻输出在稳态的线性电压插补与动态锁存是不可能的。尽管如此，动态锁存器在执行基于正反馈的放大时仍然表现出依赖于输入的非饱和行为，因此，仍然有可能在有限的时间内提取插值信息。动态锁存器的输出稳定特性简单地建模为两个交叉耦合逆变器，可以表示为具有时间常数C的指数函数l/ g米[15],
方程(1）
其中VOUT是锁存器的输出电压，VO,INIT是锁存相开始时的初始输出电压，gm是包含锁存器的逆变器的跨导，Cl为负载电容。公式(1)表明动态锁存器的输出稳定行为(在输出饱和之前)包含超过二进制(低或高)信息。最近的一些研究表明，单个动态锁存器可以依靠这种与时间相关的信息[22]实现大于1b的分辨率。然而，由于这些技术依赖于绝对定时，而绝对定时对过程、电源电压和温度变化等变化非常敏感，因此必须使用背景校准来将定时信息映射到特定的电压水平。相反，如果锁存器之间的相对时间信息可以用于附加信息，则对PVT变化具有鲁棒性。图4显示了所提出的时域锁存插值技术。动态锁存是级联的，以补偿锁存时间不足，正如许多先前的设计[21]和第二个阵列(L4- - - - - - L6)放大第一级动态锁存器的输出。注意，为了简单起见，电路是单端绘制的。两个动态锁存器L1和L2将输入信号(Vin)与它们自己的参考V进行比较ref_k和Vref_k +2，缺失的动态锁存器是用来比较Vin和V的ref_k + 1，其中Vref_k + 1Vref_k和V的中心能级是多少ref_k +2.被消除的动态锁存器缺失的过零信息由第二级动态锁存器阵列中的L5使用两个相邻信号V生成(插值)ref_k +和Vref_k + 2。
B.动态锁存器圣阶段
图6(a)显示了用于第一级的所提议的锁存器的示意图。与图6(b)[23]所示的流行常规结构相比，所提出的锁存器有一个额外的NMOS锁存器到地路径。额外的锁存器有助于比较器从复位阶段快速打开，由于堆栈数量的减少，通过比传统设计更快地放电输出节点。这也提高了闭锁时间常数。第2级和第3级的闭锁采用图6(b)所示的常规结构。这是由于放松的闭锁时间常数要求在他们由于放大信号通过第一级。请注意，输入对结构简化为一个差分对，而第一级锁存器和第二级插补锁存器的实际设计有两个差分对作为输入和参考。所提出的方案也有一些缺点。附加的锁存器增加噪音和偏移电平。这不仅是由于晶体管数量的增加，也是由于有效增益的降低。 Since the turn-on time of the dynamic latch is shortened due to the signalindependent fast discharge of the output via the additional NMOS latch to the ground, the contribution of the input signal to the output voltage difference is reduced when regeneration begins to dominate [15]. Because of this reduced effective gain, the input referred offset and noise increases. The input referred offset is slightly increased to 12.3 mV from the conventional one’s 10.7 mV. The input referred noise of the proposed dynamic latch is about 1.15 mV while that of the conventional one is approximately 0.85 m. Since the noise voltage corresponds to 0.1 LSB, the increased offset effect to the performance is not considerable. It should be noted that the reduced effective gain discussed here is focused only at the time when the regeneration begins and, therefore, it does not mean slow regeneration speed. As shown in Fig. 7, actual latching speed is enhanced because the total transconductance of the latches is increased due to the increased current through the pMOS and the increased total size of the nMOS. In addition, the regeneration operation begins earlier in the proposed design than it does in the conventional design [11].

结果
采用45nm GPDK CMOS工艺实现了一个6位FLASH模数转换器。校正后的测量峰DNL和INL分别为0.53LSB和0.61LSB。图7显示了在第一阶段所使用的动态锁存器的瞬态波。实测的信噪比和失真比(SNDR)和伪散自由动态范围(SFDR)分别为42.1dB和33.3dB。ADC核心在1.2V电源时消耗69mW。

结论
基于1:16时间交错技术，实现了一种适用于40GbE的40gs /s Flash模数转换器。flash模数转换器的时域锁存器实现在第一阶段减少了比较器的数量和功耗的概念。通过增加时钟树的大小，可以进一步提高ADC的转换速度。

数字一览
图1 图2 图3 图4
图1 图2 图3 图4
图1 图2 图3
图5 图6 图7

参考文献























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