关键字 |
| 静态CMOS逻辑,多米诺逻辑、直通的逻辑(FTL),低功率。 |
介绍 |
| 在超大规模集成电路的快速发展行业每芯片晶体管密度增加一天后,摩尔定律。晶体管密度的增加、面积和功耗也增加。设计工程师努力实现更多的功能以更高的速度和低功率,保持区域和低成本。电路设计技术也扮演着重要的角色在实现高性能、低功耗和低区。设计工程师可以考虑不同的逻辑设计技术根据设计的需要。一些设计需要很快尽管面积和功耗,一些实时系统的例子,有些需要非常低功耗和小区域,如像便携式设备。本文讨论了不同的逻辑设计技术,比较分析它们之间的力量和速度。所有的设计技术都有自己的特点,优点和缺点。例如在静态CMOS电路功耗很低但非常缓慢,比domino实现面积大。另一方面快速动态逻辑电路和低区但消散更多动态功率比静态CMOS逻辑。 There are some other proposed techniques such as feedthrough logic (FTL) and low power FTL which further improves the characteristics of domino logic and also solves many problems of domino logic such as non inverting logic, use of inverter at the output and charge sharing etc. One another proposed technique called zigzag keeper is also discussed here which reduces the power dissipation largely but at the cost of area overhead. At last, between these techniques a comparative analysis has been done based on literature survey and previous papers, so that to make it easy to select from these different techniques according to the need. |
静态CMOS逻辑 |
| 静态CMOS逻辑是最常用的逻辑设计技术。在这个电路是由两个网络即打开网络(双关语)和下拉网络(生产)(图1)。双关语由PMOS晶体管和生产由NMOS晶体管。这些网络的输入是双重的。输出连接到电源或地面基于输入应用双关和生产分别输出1或0 [1][2]。 |
| 静态CMOS电路的优点之一是,他们有很高的噪声容限比动态可扩展的逻辑。因此阈值电压的晶体管可以低于动态逻辑电路。所以性能设计的电路可以提高超低电压[6]。在稳态模式VDD和地面之间没有直接的路径所以功耗只是由于晶体管的漏电流。 |
| 静态CMOS逻辑的主要缺点是,它使用更多的PMOS晶体管数量增加了电路的延迟和面积。设计一个具有n个输入逻辑门,2 n晶体管需要导致大面积的电路。和在一些逻辑实现PMOS晶体管出现在系列由于增加哪些输入参数和输出电路的驱动能力降低。也在一些逻辑实现,这些电路不同的路径有不同的延迟,所以会发生故障或虚假的转换。这个逻辑家族的大扇入盖茨性能不是很好[2][3][4]。 |
DOMINO逻辑 |
| Domino逻辑设计技术是改进版的动态逻辑的家庭。图2显示了domino逻辑由一个动态逻辑电路静态CMOS反相器紧随其后。电路由PMOS pre-charge晶体管议员和NMOS晶体管评价盖茨MN与他们连接到时钟,和有一个NMOS逻辑网络,实现所需要的逻辑功能。在pre-charge阶段(时钟= 0)的输出通过pre-charge晶体管电路得到带电议员VDD的水平和逆变器的输出很低。现在在评价阶段(时钟= 1)评价晶体管MN,和输出的动态电路对地放电或维持在高水平取决于输入应用于NMOS网络。 |
| 在多米诺逻辑电路可以有其他电容节点在NMOS块股输出节点电容的电荷,这降低了输出电压水平,这个问题被称为电荷共享[1][3]。 |
| 的主要优势之一domino在静态CMOS逻辑是这适用于高频时钟和没有双关这消除了虚假的转换和相应的功耗。但在某些逻辑条件输出只有放电预先在评估阶段,例如,如果产量很低,我们应用输入使低输出然后在pre-charge阶段输出将收取高电压和在评价阶段将排放低,增加了功耗。因此,这个电路设计技术的信号活动增加和这个信号活动增加额外的负载,时钟线产生的主要原因是高功率耗散在domino逻辑比静态CMOS电路。多米诺逻辑电路的噪声容限是低比静态CMOS电路所以不像静态CMOS可伸缩。所以晶体管阈值电压保持高减少泄漏多米诺逻辑电路。相比静态CMOS面积减少多米诺逻辑电路,因为减少了PMOS晶体管的数量。也没有短路功耗在domino和输出驱动能力强[2][5][6]。 |
直通的逻辑(FTL) |
| 直通的逻辑图3所示。这个逻辑电路由PMOS负载晶体管议员和NMOS重置晶体管先生和一个NMOS块投入应用。盖茨的负载晶体管和重置晶体管连接到时钟。当钟= 1(重置阶段)负载晶体管议员和重置晶体管先生和输出重置为逻辑低。现在当时钟= 0(评估阶段)负载晶体管议员先生和重置晶体管,输出去逻辑电平高或仍在低逻辑根据输入应用于NMOS块。所以在这个输出可以从0到1或保持在0水平根据应用的输入。 |
| 在FTL输出逻辑电平评估之前所有的输入都是有效的,所以它的速度是非常高的。多米诺逻辑电路的问题像电荷共享和使用的逆变器输出也解决了。 |
| 在domino逻辑需要逆变器在输出级联,输出被指控VDD有高动态功耗但在FTL输出重置评估重置阶段消除前低要求的级联逆变器。10链逆变器的性能分析中使用FTL[10]显示,当钟= 1的输出每个阶段→逻辑0时钟= 0时,电压输出节点的级联门上升到阈值电压的门然后如果输入的变化,输出使从阈值电压转变为高或低水平。所以在这种转变从阈值电压高或低水平,更大程度上的速度增加。但在这个逻辑有更多的功耗因为最小输出低电压不为0 v。噪声容限是减少FTL [7] [8]。 |
低功率直通的逻辑(LP-FTL) |
| LP-FTL电路见图4。在这个电路介绍了额外的PMOS M4系列M1。当钟= 1(重置阶段)M2是M1和M4关闭输出逻辑低排放。当钟= 0(评估阶段)M1和M4和M2是关闭的输出是根据评估应用输入。在这个电路M1和M4的串联电压M1小于VDD的排水,由于这个最小输出低电压小于FTL的卷卷。由于这种减少动态电路的功耗降低但卷使用M4增加延迟。 |
| 在这个逻辑设计技术输出可以使过渡从0到1或维持在0但在domino扭转一个逆变器是用于domino中的输出(使初始输入0为下一阶段正常运行阶段的级联)。这技术还可以解决的问题使用逆变器输出的domino逻辑。这个电路的功耗是提高一个良好的程度比FTL但在这个电路延迟增加[7][8][9]。 |
锯齿形的门将 |
| 曲折门将使用睡眠晶体管和门将晶体管技术锯齿形方法(图5)。睡眠晶体管连接到睡眠信号通过门和门的门将晶体管连接到电路的输出。在睡眠模式下,睡眠晶体管关闭所以保存状态,防止任何泄漏。守门员晶体管连接到电路的输出在睡眠模式他们根据输出保存或关闭状态。例如如果有高输出在第二阶段门将NMOS晶体管将打开保存的状态电路。睡眠晶体管技术的牵引下拉网络和被低阈值电压和睡眠晶体管的阈值电压高所以在睡眠模式睡眠电晶体将从它们的高阈值电压,防止泄漏和保存权力[2][10]。 |
| 在曲折守门员技术非常低功耗相比其他逻辑设计技术如静态CMOS和减少过程技术是按比例缩小[10]。这种逻辑设计技术的缺点是,面积很大程度上增加。 |
比较 |
| 在本节中不同设计技术比较见表1和图6,7。静态低功耗CMOS的方法,但其实现延时很大和面积也大。这个问题的低速静态CMOS电路由domino解决逻辑。domino逻辑的另一个优点是它的面积减少了双关语网络被只有一个PMOS与时钟门但其动态功耗高。 |
| 我们可以看到从图6和7,直通的逻辑提高domino逻辑但它消散的速度更多的权力。然后LP-FTL被介绍给提高了FTL逻辑的功耗,从图6中我们可以观察到它消散比消耗更少的电能FTL但图7显示了它的延迟增加。我们也观察到,锯齿形门将消散不如其他技术力量。但它的面积是非常高的。 |
| 这种比较对权力和延迟链的不同的技术完成10逆变器。研究结果可以为其他电路设计不同。 |
结论 |
| 摘要不同的逻辑设计技术进行了探讨和比较,延迟和面积。静态CMOS和锯齿形门将是好,低功率和速度和区域不需要考虑。锯齿形门将很低功耗比静态CMOS但静态CMOS低面积比之字形的门将。而domino逻辑和LP-FTL是好速度是主要关心的地方。LP-FTL具有良好的速度也比domino和解决domino逻辑的问题,如非反相逻辑,电荷共享,需要的逆变器输出等,但它的面积大于domino。这比较这些不同的逻辑设计技术可以方便别人选择逻辑设计技术根据设计的需要。 |
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表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
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- Kaushik罗伊,Sharat c·普拉萨德,“低功耗CMOS超大规模集成电路设计”,约翰威利& Sons, 2009。
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- John p .火灾,“CMOS逻辑电路设计”,施普林格,1999年。
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- Kaushal Kumar尼噶的Ashok女子,锯齿形门将:低功耗CMOS电路的新方法”,国际期刊的AdvancedResearch计算机和通信工程1卷,问题9,2012年11月。
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