快速–锁定脉冲宽度控制时钟发生器高速SOC的应用程序

文摘

一个fast-locking pulsewidth-controlled时钟发生器(PWCCG)提出了基于延迟锁定回路。粗和细延迟线路和time-to-digital探测器允许pulsewidth-controlled时钟发生器(PWCCG)操作在一个宽的频率范围。一个新的dutycycle设置电路也提出了决定首选输出工作周期。的结果提出了电路实现适合输入操作频率范围在2 MHz,和一个输入周期从30%到70%不等,创造一个可编程输出占空比从30%到66%不等。

关键字

fast-locking责任周期设置电路,可编程工作周期,time-to-digital转换,pulsewidth-controlled时钟。

介绍

在CMOS应用程序达到最高的电路速度、双数据速率(DDR)技术的DDR SDRAM和二重抽样等ADC是soc系统的一个解决方案。在这些系统中,参考时钟信号的上升和下降的边缘用于样本输入时钟信号,要求的责任周期时钟精确地保持在50%。由于这一过程中,电压和温度(PVT)变化影响的责任周期时钟信号,使难以准确计算责任周期为50%。避免偏离50%的关税在高速操作周期是一个重要的问题。几种方法[1]-[7]可以提供解决方案偏离的50%的关税周期时钟信号,降低了PWCL的锁定时间,也提供fast-locking脉冲宽度控制电路(PWCL)。如果循环参数正确选择[1],时钟脉冲宽度的多级时钟缓冲可以控制。

一个低压PWCL[2]是用来操作锁定时间短,和高分辨率的架构被设计来提高脉冲宽度精度。仍然需要一个精确的时钟有50%工作周期的参考信号。ACD和数模转换器技术,需要参考时钟与可编程工作周期。许多技术来实现可编程提出了占空比。PWCLs[8],[9]提出了模拟方法提供时钟信号的占空比可调。单一路径PWCL[8]精确实现占空比为50%,参考和输出时钟之间的阶段安排也可以实现。因为电路必须等待延迟锁定环(DLL)的锁定,锁定时间是基于内置的DLL。的全数字PWCL[10]提出了获取阶段输出时钟的校准和责任周期保证在10个周期。传统的全数字PWCL[11]提出了使用两个延迟线路和time-to-digital探测器产生的可编程的责任周期7 - 11的参考信号与锁定时间周期。凭使用延时线和time-todigital探测器允许pulsewidth-control电路(PWCL)操作在一个宽频率范围内用更少的延迟细胞,然而保持相同的精度水平。提出了一种新的低功耗pulsewidthcontrolled时钟发生器和高速soc的应用程序。我们的技术提供了两个延迟线路和time-to-digital探测器的使用减少了硬件需求,和pulsewidth-controlled时钟发生器电路的操作频率范围宽,输出占空比从30%到66%不等的锁定时间是可以实现的4周期,使用的频宽比设置电路。 The rest of this paper is structured as follows. Section II presents the architecture of the proposed system. Section III discusses the main building blocks. Experimental results are provided in section IV. Conclusions are presented in section V.

提出了电路架构

答:过程方法

图1(一个)显示该pulsewidth-controlled时钟发生器电路的可调工作周期。主要构建块:一次性的电路,一个粗脉冲宽度鉴别电路(CPI),一个粗延迟线(CDL)和粗探测器,罚款延迟线(FDL)和一个探测器,频宽比设置电路,有限状态机(FSM)和控制电路。系统功能是输入信号的周期计算的粗和细延时线,然后回收利用和控制的频宽比设置电路生成最终的输出信号占空比从30%到66%不等。在提出pulsewidth-controlled时钟发生器电路、分频器是用于输入时钟除以2得到一个参考信号,责任cycle50%,无论输入时钟的工作周期。因此,确定输入时钟的周期相当于确定裁判脉冲宽度。一次性电路用于生成一个频率对应的输入时钟脉冲序列,它是只用于获得前沿在最终输出的时钟频宽比设置。最初,多路复用器(MUX)提供REF CDL的脉冲宽度的检测。当检测完成后,MUX包含一次性电路到D触发器的输出产生最终的输出时钟。

输入信号的脉冲宽度是由CPI电路。它还获得的脉冲宽度范围划分裁判控制16-to-4 MUX1用于使四个输出路径。拯救的力量CPI电路用于关闭未使用的粗延迟细胞CDL,高速下操作。粗探测器已被用于比较四个MUX1输出和裁判选择任何私务MUX2输入路径来启用。细检测器用于检测三个延迟路径FDL的顺序来确定延迟接近裁判脉冲宽度。粗探测器和细检测器操作类似于time-to-digital转换器。当检测完成后,重用相同的电路来决定最终的输出时钟。MUX输出变化从裁判到一个输出只有一次的电路产生一个脉冲序列。然后引入CDL脉冲信号。因为一次性电路可以产生一个信号与一个相等的脉冲宽度不考虑输入信号频率、输入信号的责任周期的范围可以从30%降至70%。 The duty-cycle setting circuit determines the obtained results from the coarse and fine detector outputs, in collaboration with the duty-cycle setting circuit input codes, and the path of the CDL, MUX1, MUX2, and the FDL can be reused to generate the final delayed output signal. A D flip-flop with asynchronous reset is used to generate the output clock.

该电路,使用脉冲序列,它是由一次性生成电路,通过CDL FDL和获得所需的责任从实际的脉冲周期,评估的频宽比设置电路。因为我们需要一个MUX1 MUX2选择相应的输出CDL FDL。pulsetrain信号从MUX触发D触发器的输出获得输出时钟的前沿。最后的延迟信号,由频宽比设置电路,符合当重置D触发器产生输出时钟的下降沿。所需的值可以确定工作周期的频宽比设置电路。使用D拖鞋意味着时钟的实现与小型或大型工作周期在宽频率。计时图所示图1 (b)。该电路需要一个周期来获得脉冲宽度,以及粗检测和一个周期的频宽比设置电路来获得最终的输出时钟信号。这些检测是对每一个检测和也需要一个周期检测。然后,电路的总操作时间或锁定时间是4周期。这些操作是实现数字化; consequently, this methodology is easily applicable to other innovative processes. Detailed explanations of the circuit blocks are conferred below.

b设计流程图

图2所示。显示了FSM的流程图和控制电路在每个阶段的过程。在最初复位电路,控制电路启动所有的人字拖。因此,FSM粗脉冲宽度的变化识别状态。Mux允许裁判进入theCDL和CPI电路发现裁判的脉冲宽度范围。随后的接触,CDL的控制电路使四个输出到粗探测器赋予CPI电路的检测结果。控制电路同样关闭空闲粗延迟细胞保护电源,注意点,吃粗延迟细胞能量的主要来源,尤其是在高速下流程。

FSMsuccessively粗的变化找到状态,然后粗探测器与四个输出从MUX1裁判。检测后,MUX2允许一个路径fromMUX1 theFDL允许coarsedetector的检测结果。FSM开关好检测状态时,控制电路使每条路径从MUX2执行检测精度更好的顺序,如果检测是否完成。频宽比设置电路估计最终结果后,FSM更改输出生成状态。因此,MUX允许一次性电路产生的脉冲到theCDL和D触发器产生输出时钟。控制电路还re-controls MUX1和MUX2使等效路径产生所需的工作周期根据频宽比设置的结果设计电路。控制电路瞬间盖茨裁判节省电力,裁判不用于生成输出。输出时钟保持发电,直到下一个复位信号。

答:CPI电路

CPI电路决定了裁判的脉冲宽度,等于输入信号。把信号发送REF CPI电路和CDL。CPI电路还收集三个输出信号(Out4、Out8 Out12) CDL。这三个信号将CDL分成四个部分,每个部分CDL有四个粗延迟细胞。Out4的脉冲,Out8 Out12触发三D拖鞋CPI电路,相应。脉冲宽度编码F1, F2, F3, F4, FC_FINISH CPI的输出电路和最初设置为{10000}。CPI电路提出了pulsewidthcontrolled时钟发生器电路有两个主要的任务。首先,它降低了CDL探测器所需的数量。第二,当输入信号的检测完成后,CDL, MUX1, MUX2, FDL回收产生输出信号的下降沿。CPI电路关闭未使用的粗延迟细胞节省电力。

主要构建块

b .粗延迟线和粗探测器

CDL包含15个州延迟细胞,C1 ~ C15,和一个匹配的延迟细胞,C16,每个细胞τc的延迟。粗延迟线是分为四组:C1 ~ C3, C4 ~ C7、C8 ~ C11、C12 ~ C15。MUX1使每组的一个信号到粗检测器来检测输入时钟的周期。如果输入信号的脉冲宽度REF大于8τc小于12τc, CPI电路识别它并产生输出编码F1 ~ F4的{0010},并分MUX1使4输出(Out8 ~ Out11)延迟细胞C8 ~ C11。因为C12 ~ C15延迟细胞不习惯并关闭CPI电路来节省电能。检测完成后,控制电路决定的MUX2启用和传递路径的精细延迟块更精确的检测。

c .好的延迟线和好的探测器

FDL由三个三态延迟细胞。每一个细胞都有延迟����,这等于τc第四之一。传统结构探测器,每个延迟细胞连接到一个D触发器阶段检测,随后推迟细胞,和一个输出缓冲区,粗检测器的结构有关。开发的时间分辨率好延迟线,串行结构用于发明细探测器。改变一个平行结构、串行结构允许的扇出延迟细胞bediminished。自去年延迟阶段检测只是实现了细胞,而不是所有人。因为信号Input_fine造成粗延迟线,Input_fine和裁判之间的相位差小于一个粗的延迟时间延迟细胞。通过使用只有三个延迟细胞,延迟线不仅减少检测时间,而且还增加了时间分辨率。

d .责任周期设置电路

图3显示了该频宽比设置电路。确定粗探测器和细探测器的结果转换为6-bit二进制代码(由thermometer-to-binary位[9])编码器。然后发送到dutycycle二进制代码设置电路,这决定了相应的

”

resultbased频宽比设置的密码由用户。因为识别数字代码对应的输入信号,输出时钟的首选工作周期可以通过发送脉冲实现所需的延迟,重置D flip -失败的输出时钟发生器。例如,因为发现数字代码对应于100%的工作周期,50%的占空比输出时钟可以实现检测的数字编码除以2。此外,25%,12%,6%的占空比可以实现通过发送脉冲所需的延迟,重置D flip -失败的时钟发生器的输出。

例如,因为发现数字代码对应于100%的工作周期,可以实现50%的占空比输出时钟检测数字代码除以2。此外,25%,12%,6%的占空比可以达到检测数字代码除以4,8日和16日,相应。频宽比设置的实现电路使用移位寄存器来表达的部门代码:一个移等于1/2;两班倒对应于1/4;等等。工作周期设置电路然后将代码添加到生成最终结果使用完整的蛇控制设置codesin我们设计,becauseand不会同时出现,可以减少硬件成本有两个代码共享一个加法操作。

仿真和实验结果

答:实验结果

该电路是使用0.18 -μm CMOS技术实现的。4.093778的互联区域和操作频率范围是2 MHz。图4显示了输出波形的占空比在2 MHz从31%到66%不等。我们的结果表明,该责任周期设置电路能够正确操作一系列频率和产生正确的输出相应的责任周期的锁定时间4周期。我们采用了变频器的结构链的输出驱动电路提出的提高逆变器的大小在每个阶段的两到三倍的寄生负载驱动焊垫和输出测量设备。

虽然逆变器链用于驱动加载,当信号首先抵达逆变器链,焊线的寄生电感的影响稳定的输出时钟几个时钟周期。输出时钟稳定之后。功耗是1.9673μw。性能提供了总结和比较,表一和表二。

结论

许多系统,如DDR-SDRAM和doublesampling模拟-数字转换器,使用参考时钟信号的上升和下降的边缘样本输入信号。过程的差异、电压和温度(PVT)可能影响的责任周期时钟信号,很难监管责任周期精确为50%。结果,许多pulsewidth-control循环(PWCLs)提出了克服这种高速操作的偏差。摘要pulsewidth-controlled时钟发生器电路和可编程的工作周期。该方法使用两个延迟线路和time-todigital探测器能够降低硬件成本,相比以前的解决方案,同时实现同等程度的准确性。newduty-cycle设置电路,提出了产生输出占空比从30%到66%不需要查表。这个电路的工作频率范围从2 MHz一个输入周期从30%到70%不等。电路互联面积4.093778,提供快速锁定(4周期)的DLL。

确认

作者承认该学生的贡献,Engineeringand Velalar大学学院帮助testcircuitry设计中,技术和工具支持。作者alsothank theirthoughtfulcomments的匿名评论者帮助改善。作者要感谢的anonymousreviewers constructivecritique whichthis纸大大受益。

引用

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