关键字 |
| 基于Flash ADC,前置放大器门闩比较器,低功耗。 |
介绍 |
| 模拟到数字转换器中发挥着卓越的作用与现实世界进行交互。相比与其他Flash ADC是最快的ADC ADC架构。Flash在高速低分辨率ADC是最好的选择应用程序。高度用于高数据率链接,高速仪器仪表、雷达、数字示波器和光通信。由于flash ADC是并行操作的转换方法,最高工作频率范围内的千兆赫是可能的。 |
| 在本文中,我们设计一个低功耗、高速比较器。我们结合两个最近发表的研究论文在ADC实现低功率和高速度。在[2]一个低功率闪光灯与6位分辨率ADC使用逆变器基于比较器的消耗更少的功率300μW 50 ms / s的采样率。在[3]高速闪光与6位分辨率ADC使用微分定时比较器体系结构。即使采样速度是1 g / s,比较器块仅消耗2兆瓦的电力。目前的工作合作上面的两篇论文解释为了填补这一缺口提出6点flash ADC用于高速应用程序(5 g / s)和ADC为基础的电力逆变器相比略高。该ADC采用比较块的修改版本[3]中提出的实现低功率和高速度的操作。 |
文献调查 |
| R柯玛,出版社,提出“0.5 v 300μw 50 ms / s 180海里6-bit闪电adc使用基于逆变器的比较器”。摘要0.5伏,50 MS / s, 6位Flash ADC使用180纳米CMOS技术设计。减少硅面积和电力需求,基于变频器的使用比较器的设计。低阈值场效电晶体用于超低电压操作。一个简单的时钟延迟技术和背对背逆变器在比较器被用来增加操作的功率效率和速度。一个胖树编码器设计用于数字化比较器输出。输入频率为5.1 MHz的测量SNDR 31 dB。测量最大INL的斜坡输入和黑暗0.375 LSB和0.025 LSB,分别。设计消耗非常低功率为0.3兆瓦。 |
| s . Sheikhaei出版社,提出“0.35μm cmos比较器电路高速adc的应用程序”。提出了一种高速差分时钟比较器电路。比较器由一个前置放大器和紧随其后的是一个动态的门闩,门闩阶段作为输出采样器进行操作。取样器的输出电路包括一个完整的传输门(TG)和两个逆变器。使用抽样阶段导致减少高速比较器的功耗。模拟显示,电荷注入的TG建设性地增加采样信号值,因此放大采样信号以温和上涨1.15。结合逆变器的高增益,向铁路电压采样信号放大。这个比较器设计和制造0.35μm标准数字CMOS技术。测量结果显示1 ghz的采样频率与16个mv分辨率1 v输入信号范围和2 mw从3.3 v电源功耗。 |
| Kirankumar小伙子和M S Bhat,设计“1-V 1-GS / S 6-bit ADC在90纳米CMOS低功率flash 15.75 mw电力消耗”。一个1-V 1-GS / s 6-bit低功率flash ADC在90纳米CMOS技术。提出了Flash ADC由参考发生器、比较器阵列,1除以N代码生成器,编码器和输出D-latches胖树。这个Flash 5.76 ADC实现第三尼奎斯特输入频率没有校准。测量峰值INL和黑暗是0.08 lsb和0.1 lsb,分别。该ADC消耗15.75 mW从1 v供应和产生的能源效率0.291 pJ / conv而操作1 g / s。 |
| 提米Sundstrom和Atila Alvandpour,提出“2.5 - gs / s 30 mw 4比特闪电ADC在90纳米CMOS”。2.5 g / s flash ADC,捏造在90纳米CMOS,避免了传统的力量,速度和准确性权衡利用比较器与power-gating冗余功能。冗余消除了需要控制比较器补偿,使小型设备的大型工艺变化引起的不匹配纳米技术。这使得使用小尺寸的,超低功耗比较器。测量结果表明,该ADC消散在1.2 V 30 mW。与63年gate-able比较器,ADC达到4.0有效的比特数。 |
FLASH ADC设计 |
| 该ADC框图见图1。下面简要地解释个体块。 |
答:参考电压发生器 |
| 从图1可以看出,2N1比较器都需要一个“N”转换器。电阻梯形网络是由2N相等的电阻,用于生成每一个比较器的参考电压。每个比较器的参考电压是1最低有效位(LSB)小于参考电压比较器立即上面。在这部作品中,输入动态范围是固定的0.4 V峰-峰和参考电压范围从0.2 V至0.6 V和6.25 mV的步长(LSB)。 |
b .电压比较器 |
| 该电压比较器的电路图是图2所示。这个比较器被分为三个部分:一个前置放大器的阶段,决定电路(锁)和一篇放大级[4]。各个部分的工作描述如下 |
c .前置放大器 |
| 提出了比较器的阶段1图2所示是前置放大器。前置放大器放大输入电压之间的差异和参考电压产生的电阻ADC的阶梯。前置放大器是一个电路,用于放大信号,以便它可以很容易地驱动负载。在大多数的比较器的设计前置放大器也被用来避免闩的回扣效应和输入所抵消。 |
| M1和M2输入微分形式。输入电压VIN应用于M1and参考电压VREF应用于M2。前置放大器比较M1和M2之间的电压差和放大。M3, M4二极管连接PMOS充当负载。前置放大器电路中必须不断地跟踪输入信号,因为取样保持电路不使用flash ADC前端。有一个错误(或泡沫)代码由于大延迟的差异在不同的前置放大器。前置放大器的输出是美联储闩了mosfet M5和M6。 |
d .门闩 |
| 提出的阶段比较图2所示是一个门闩。锁在任何电路的基本功能是作为一个内存元素,用于存储值。门闩被定义为单位存储的内存栅电容上的电荷的逆变器。门闩阶段由交叉耦合对PMOS和NMOS晶体管。门闩在两个阶段工作。一个是当CLK低时钟时,另一个是高。 |
| 当CLK低,在重置阶段CLKB高门闩。在重置阶段M5, M6、M7 M8, M10国家,M9处于关闭状态。VSS将电压出现在节点1和2,这使得M11公路M12。因此,输出电压在rails即的中点。,the preamplifier translates the voltage difference between the inputs of the differential pair into an unbalanced state in the latch stage. When CLK is HIGH and CLKB is LOW the Latch is in evaluation phase. During evaluation phase M5, M6, M7, M8, M9 are in ON state, M10 is in OFF state. At present the voltage at node 1 and 2 is VDD which will make to turn OFF M11 and M12. |
大肠Postamplifier |
| 的第三阶段提出了比较器作为Postamplifier图2中所示。在Postamplifier M15, M16, M17自我偏见,他们总是在默认情况下。帖子放大器的工作取决于工作的门闩。当CLK低和CLKB很高,M11公路和M12门闩的国家阶段。这M11公路和M12将打开M13, M14 postamplifier。现在的电压的输出postamplifier VSS(即。、低)。CLK高和CLKB低时,节点1和2的电压是VDD关掉M11公路,M12 mosfet。这M11公路和M12会关掉M13, M14 postamplifier。现在的电压的输出postamplifier VDD(即。、高)。背靠背的逆变器是用来消除故障出席的输出缓冲区并提供一个额外的收获。 Output of the postamplifier stage forms a thermometer code and this thermometer code is converted into a 1-outof-N code generator. |
f . 1 - N代码生成器,胖树编码器和D-latch |
| 使用,银行和以温度计代码转换成1-outof-N代码生成器。这是没有银行的盖茨使用不是盖茨也意识到。这1 n的代码是喂胖树编码器,将它转换成一个二进制代码。胖树编码器执行比ROM编码器的速度和力量对于6-bit flash ADC和它还消耗较少的硅区域[5]。胖树的盖茨或编码器实现使用NAND和盖茨。六个输出二进制比特从脂肪树编码器D-latch门锁使用积极的优势,使同步输出和作为输出寄存器。 |
| 设计值:VDD= 0.8 V, V裁判= 0.4 v, KP nmos= 100μa / V2,KP管理办公室= 40μa / V2(W / L)nmos= 11.45 (W / L)管理办公室= 22.85 |
仿真结果 |
| 提出的低功率比较器实现在90纳米CMOS技术和模拟使用H香料和LT香料的工具。使用的电源电压和基准电压0.8 V和0.4 V,分别。ADC的采样率是1.2 GHz。 |
| 90纳米的频率响应是图3所示13.59 db的增益。这个计划在90 nm消耗很低的功率为7.67兆瓦,功耗几乎减少到50%的前面提到的方法。这项工作与最近报道的比较高速采样adc在表1中给出。从表1,可以观察到当前的工作功耗比锅的一半[1]。ADC的采样速度工作1.2 g / s电源电压为0.8 v。进一步,这ADC消耗较小的权力;它可用于高速低功耗ADC的应用程序。 |
结论 |
| 本文的设计和仿真结果0.8 - v 1.2 - gs / s 6-bit低功率Flash ADC表示。这计划消耗非常少7.67 mw的力量,它消耗更少的力量前称为方法的50%左右。这种体系结构可以扩展到高速该ADC中使用的应用程序,因为比较器可以工作到5 g / s。ADC输入高带宽、低功耗和高线性度,这种ADC是最适合高速通信应用1.2 g / s。 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
- Kirankumar小伙子和M S Bhat¢一个1-V 1-GS / S 6-bit ADC在90 nm CMOS低功耗Flash 15.75兆瓦的电力消耗,一个¢inComputer沟通和信息学(ICCCI), 2013年国际会议上。IEEE 2013。
- R。柯玛、m . Bhat和t . Laxminidhi¢0.5 v 300μw 50 ms / s 180 nm 6位flash adc使用基于逆变器的比较器,一个¢在工程的进步,科学与管理(ICAESM), 2012年国际会议上。IEEE 2012,页331 - 335。
- 年代。Sheikhaei、美国Mirabbasi和A·伊万诺夫¢A0.35μmcmos com-parator电路对于高速adc的应用程序,一个¢在iscas - 2005。IEEE国际研讨会的电路和系统。IEEE 2005,页6134 - 6137。
- 一个。Venes and R. van-de Plassche, âÂÂAn 80-mhz, 80-mw, 8-b cmos folding a/d converter with distributed track-and-hold preprocessing,â IEEE Journal of Solid-State Circuits, vol. 31, no. 12, pp. 1846–1853, 1996.
- R。贝克,CMOS混合信号电路设计。约翰威利& Sons, 2008。
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