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加法器设计使用QCA技术领域延迟有效

R.Nithiyanandham1,年代。查尔斯Lekonard2,U.Duraisamy3,副总裁Ahmeed作出贡献4,V。M Navaneethakrishnan5
  1. ug的学生,ECE、sj保罗博士纪念工程与技术学院Puducherry,印度
  2. ug的学生,ECE、sj保罗博士纪念工程与技术学院Puducherry,印度
  3. ug的学生,ECE、sj保罗博士纪念工程与技术学院Puducherry,印度
  4. ug的学生,ECE、sj保罗博士纪念工程与技术学院Puducherry,印度
  5. ECE学系助理教授,sj保罗博士纪念工程与技术学院Puducherry,印度
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文摘

本文提出了一种新的128位QCA加法器。它实现了速度性能高于所有现有的方案。它减少QCA细胞的数量比之前的证词的设计。提出QCA加法器的设计是基于新算法,只需要三个多数盖茨和两个逆变器QCA加法。面积的必要性QCA蛇相当廉价的RCA和CFA建立。小说加法器的RCA的方式操作,但它可以通过一系列传播携带信号的级联毫克significally低于传统的RCA。此外,由于采用了基本的逻辑和布局方法,所需要的时钟周期数完成解释是有限的。随着晶体管尺寸减少更多他们可以容纳自己的死,从而增加芯片的计算能力。另一方面,晶体管无法找到比他们现有的规模小得多。QCA方法代表了一种可能的解决方案在克服这个物理极限,即使在QCA逻辑模块的设计永远是不简单的。

关键字
量子点细胞自动机(QCA),蛇,多数门,逆变器。

介绍
纳米技术吸引了公众的注意力呢。因为当前硅晶体管技术面临的挑战问题,如高功率消耗和困难的特征尺寸减少,替代技术研究人员。量子点细胞自动机(QCA)是一个有前途的未来解决方案。量子点细胞自动机是一个新兴的纳米技术承诺低收入,高业绩数字电路[1]。因为这个原因的逻辑电路设计QCA现在吸引了太多的关注。基本的算术运算是加法和在设计中使用了几种不同的逻辑样式算术电路[2]- [8]。
纳米技术吸引了公众的注意力呢。因为当前硅晶体管技术面临的挑战问题,如高功率消耗和困难的特征尺寸减少,替代技术研究人员。量子点细胞自动机(QCA)是一个有前途的未来解决方案。量子点细胞自动机是一个新兴的纳米技术承诺低收入,高业绩数字电路[1]。因为这个原因的逻辑电路设计QCA现在吸引了太多的关注。基本的算术运算是加法和在设计中使用了几种不同的逻辑样式算术电路[2]- [8]。
图像

二世。文献调查

量子细胞自动机
巴黎圣母院集团已开发出一种新范式为超密度和超高速信息处理在纳米电子系统。这些“量子细胞自动机”(QCA的)是第一个具体建议基于阵列耦合量子点技术。这些细胞阵列的基本构建块是巴黎圣母院逻辑单元,因为它被称为在文献中。库仑排斥的现象,这是一个协同相互作用的量子限制和库仑相互作用,导致每个单元的双稳态行为可能使他们在大规模的细胞阵列使用。利用物理相邻细胞之间的相互作用来实现逻辑功能。新功能可以实现这种方式,和圣母集团发明了一种多功能多数逻辑门。在一系列的论文,QCA的可行性电线,线交叉,逆变器,和布尔逻辑门。

设计高效的量子点细胞自动机的全加器
CMOS技术的进一步缩小规模变得具有挑战性的,因为它面临着限制特征尺寸减少。量子点细胞自动机(QCA),一个潜在的替代CMOS,承诺在纳米高效的数字设计。调查QCA的减少原语(多数盖茨和逆变器)为各种小蝰蛇是有限的,和很少的设计存在供参考。结果,小蝰蛇QCA框架下设计获得它的重要性在最近的研究。这项工作的目标发展中多层全加器架构QCA框架基于多数门这里提出五个输入。最小时钟带(2时钟)压实高(0.01¯害怕害怕一个½¯½m2)为一个完整的加法器QCA周围。此外,建立了这种设计的实用性与高级的合成逻辑。实验结果说明设计水平的重大改进的电路面积,细胞计数时钟相比,传统的设计方法。

量子点细胞自动机蛇
一种新型量子点细胞自动机(QCA)加法器的设计提出了减少QCA细胞的数量比之前报道的设计。提出了比特QCA加法器结构是基于一种新的算法,只需要三个多数盖茨和两个逆变器QCA加法。通过连接n比特QCA蛇,我们可以获得一个n位携带有预见性的加法器减少硬件,同时保留原文的简单的时钟方案和并行结构进行有预见性的方法。提出的加法器的设计和模拟使用QCA四位加法器的设计工具。提出的设计要求之前相比只有70%的硬件设计以相同的速度和时钟的性能。

健壮的QCA加法器的设计使用心神QCA积木
量子点细胞自动机(QCA)正在吸引大量的注意力因其非常小的特征尺寸和超低功耗。到目前为止有几个加法器的设计提出了使用QCA技术。然而,我们发现并不是所有的设计功能正常。在本文中,我们将分析失败的原因并提出方案,利用适当的方案。

设计和实现的量子细胞自动机2:1多路复用器电路
量子细胞自动机是一种很有前途的纳米技术被认为是未来的六大新兴技术之一的计算机。我们已经开发出一种新的方法在区域QCA 2:1 MUX拥有更好的设计效率和更少的输入输出延迟。我们还表明,使用这种QCA 2:1 MUX作为一个单元高MUX也可以设计。我们验证了提出的设计利用QCA的仿真设计工具。这个模拟器也用于构建复杂QCA电路。

三世。蛇
在电子技术中,一个加法器或夏天是一个数字电路,执行的数字。在许多电脑和其他类型的处理器,蝮蛇不仅用于算术逻辑单元(s),而且在其他地区的处理器,用于计算地址,表索引,以及类似的操作。虽然小蝰蛇可以建造了许多数值表示,二-十进制或excess-3等,最常见的小蝰蛇操作二进制数字。在这种情况下,两家的补充或补充被用来表示负数,是微不足道的修改一个加法器加减器。其他需要更复杂的加法器有符号数表示。

加法器的一半:
半加法器添加了两个A和b,它有两个单独的二进制数字输出,和(S)和(C),携带信号代表一个溢出multi-digit添加到下一个数字。求和的值是2 c +美国最简单halfadder设计,如图右边,包含一个年代和XOR门在一个和门c的一个或门结合进行输出,两个半小蝰蛇可以合并起来成为一个完整的加法器。half-adder添加了两个输入位并生成携带和half-adder的两个输出的总和。

全加器:
一个全加器添加二进制数和价值观进行占了。字节全加器增加了三个onebit数字,通常写成A, B,和Cin;A和B是操作数,Cin有点少进行从下一个重要阶段。全加器通常是一个组件在一连串的蛇,加上8、16、32岁,等等。

脉动进位加法器:
可以创建一个逻辑电路使用多个完整条添加n位数字。每一个全加器输入Cin, Cout前面加法器。这种加法器称为脉动进位加法器,因为每个进位位“涟漪”到下一个全加器。注意,第一个(只有第一个)全部加法器可以取代半加法器。

提前Carry-look蛇:
为了减少计算时间,工程师设计了更快的方法来添加两个二进制数通过carry-look蛇。他们工作通过创建两个信号(P和G)为每个位置,根据是否携带传播通过从一个不太重要的一点位置(至少一个输入是' 1 '),生成的位位置(输入都是' 1 '),或死于钻头位置(输入“0”)。在大多数情况下,P是输出之和half-adder和G是携带相同的加法器的输出。在P生成和G带位置创建。一些高级carry-look架构曼彻斯特进位链,Brent-Kung加法器,Kogge-Stone加法器。
其他一些multi-bit加法器结构的加法器分解成块。可以改变这些块的长度根据传播延迟电路的优化计算时间。这些基于块蛇包括跳跃进位(或carry-bypass)加法器将确定P和G值对于每个块,而不是每一位,和携带选择加法器提前生成之和,要么可能携带输入值(0或1),使用多路复用器移位时选择适当的结果。

第四,QCA技术
量子点细胞自动机(有时称为量子细胞自动机,或QCA)是未来量子计算的模型,已被设计为类比传统的由冯诺依曼引入元胞自动机模型。QCA由四个量子点的两个量子点是由自由电子。因此每个单元由两个电子。由于铌的电子排列彼此相反的斥力[3]。电子的位置建立二元状态。

QCA细胞图
下面的图显示了细胞QCA的简化图。
图像

多数门和逆变器
大多数门和逆变器分别如图3和图4所示。大多数执行三个输入逻辑门功能。假设输入A、B和C,大多数门的逻辑功能
m (A, B, C) = | | B + B C + C | - - - - - - - - - - - (1)
解决两极分化的一个输入为逻辑“1”或“0”,我们可以得到一个或门和一个和门。更复杂的逻辑电路设计或和盖茨。
图像

诉64位加法器
QCA细胞用于逻辑结构和互连网络,可以利用共面交叉或技术的桥梁。本质上的基本逻辑门中可用的QCA技术是逆变器和MG。给出三个输入a、b和c, MG执行逻辑函数提供同一时钟信号相关联的所有输入细胞clkx (x从0到3),而剩下的细胞MG时钟信号clkx + 1相关联。
图像
层叠的RCA和CFA过程n位操作数n full-adders (FAs)。虽然这些加法电路使用不同拓扑结构的通用FA,他们有一个入库外卖的食物路径组成的1毫克,入库和一些路径包含两个毫克+ 1逆变器。因此,最坏的情况下计算路径的n位RCA和n位CFA包括(n + 2)和一个逆变器。CLA架构由4比特片也被提出。特别是,辅助传播并产生信号为每个操作数的计算,然后分组4 * 4。这样的设计nbit CLA计算路径由7 + 4×(log4n)级联出来和一个逆变器。这可以很容易地通过观察验证,考虑到传播和产生信号(只有一个毫克是必需的),计算分组传播和分组产生信号;介绍了级联的名爵汽车出来计算路径。此外,计算传递信号,一个级别的CLA逻辑是需要为每个操作数的四元数倍。这意味着,处理n位叫做加数,CLA逻辑所需的水平,每个贡献计算路径与级联的名爵汽车出来。 Finally, the computation of sum bits introduces two further cascaded MGs and one inverter.
parallel-prefix BKA证明,利用更有效的基本CLA的逻辑结构。前面描述的蛇,作为其主要的优势BKA可以达到降低计算延迟。nbit操作数在加工的过程中,最严重的情况下计算路径由4×log2n-3级联出来和一个逆变器。除了计算所需的水平传播并产生信号,前缀树由2×log2n-2阶段。从提供的逻辑方程,它可以很容易地证明树的第一阶段介绍了计算路径只有一个毫克;树的最后阶段的贡献只有一个毫克;然而,关键路径的中间阶段引入两个级联出来
最后,计算的总和,进一步添加两个级联出来和一个逆变器。与区域和推迟交易的主要目的,混合加法器(HYBA)描述结合并行前缀加法器的RCA。在n位操作数的存在,这个架构有一个坏的计算路径组成的2×级联出来和一个逆变器。最近提议的方法利用时,最坏的情况下CLA的路径是减少到4×[log4n] + 2×[log4n]−1毫克,一个逆变器。上述方法还可以应用于设计BKA。在这种情况下,整体面积减少对,但保持相同的计算路径。通过应用演示的分解方法,计算路径CLA的CFA减少到7 + 2×log4 (n / 8)和一个逆变器和(n / 2) + 3毫克和一个逆变器,分别。

VI。QCA加法器
介绍小说的架构提出了实现波纹QCA蛇,我们考虑两个n位叫做加数=一个¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕害怕一个½¯一½…。¯一个害怕一个½¯害怕一个½¯害怕害怕一个½¯½和B =一个¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕一个½¯害怕害怕一个½¯一½…。害怕一个¯害怕一个½¯½¯一个害怕害怕一个½¯½和假设我th钻头的位置(i = n−1,。,0)辅助传播并产生信号,即一个¯害怕一个½¯害怕一个½¯害怕害怕一个½¯½=一个¯害怕一个½¯害怕一个½¯害怕害怕一个½¯½+一个¯害怕一个½¯害怕一个½¯害怕害怕一个½¯½和¯害怕一个一个½¯害怕一个½¯害怕害怕一个½¯½=一个¯害怕一个½¯害怕一个½¯害怕害怕一个½¯½。¯一个害怕一个½¯害怕一个½¯害怕害怕一个½¯½,计算一个¯害怕一个½¯害怕一个½¯害怕害怕一个½¯½被套利生产通用(我−1)钻头的位置,把信号词+ 2,布置在th (i + 1)钻头的位置,可以使用传统的CLA逻辑计算报告。
这样,RCA行动,需要宣传贯彻两个后续的一些职位,只需要一个毫克。相反,传统的电路操作在RCA时尚,即RCA和CFA,需要两级联出来执行相同的操作。换句话说,一个RCA加法器设计提出有一个坏的情况下的路径几乎减半对传统的RCA和足协。方程(3)是利用在小说2比特的设计模块图1中所示,也显示了carryci + 1 = M的计算(pigici)。然后由级联实现提出了n位加法器n / 2 2位模块如图5所示。认为加法器的,都是cin = 0,不需要信号和2比特模块使用最低有效位的立场是简化。必须指出的关键除了携带时执行生成的最低有效位的位置,然后通过随后的一些传播最重要的一个位置。在这种情况下,第一个2比特模块计算,导致最坏的情况下计算路径有两个级联出来。随后2比特模块只有一个毫克每一个贡献,因此引入一个级联出来的总数等于(n−2) / 2。进一步考虑到两个毫克和一个逆变器需要计算和比特,最坏的情况下的路径小说加法器包括(n / 2) + 3毫克,一个逆变器。

七世。128位QCA加法器

框图
图像
上面的图表显示了表示128位QCA加法器的框图。这里的输入是A和b和年代被认为是输出。C是一根电线。输入的范围(127:0)。因为它是一个通过使用QCA 128位加法器的设计。因此输入给128位。

RTL示意图
图像
上面的图表显示了128位QCA加法器的RTL示意图表示。这里的四个32位QCA块组合在一起形成一个128位的QCA加法器。输入A和B都输入(A和B)连续相连。1块的ouptut连接到C线。这RTL示意图块通过Xilinx获得。

技术对64位加法器原理
图像
上面的图表显示了64位加法器的技术原理。这可以通过使用Xilinx。它包含更多的蛇的数量。这个可以解释的操作在上面的RTL Schmeatic。

技术对128位加法器原理
图像
上面的图表显示了128位加法器的技术原理。这可以通过使用Xilinx。它包含更多的蛇相比,64位加法器的数量。

SIMULAITON 128位加法器的输出
128位加法器的模拟输出如下所示。仿真结果显示,128位QCA加法器计算多少延迟发生,减少细胞计数的数量相比,其他现有的方案。
图像

八世。结论
我们实现了一个新的QCA 128位加法器的设计。它实现了高速的性能相比,所有现有的QCA蛇,面积需要的是廉价可比RCA和足协。所需的细胞计数是64位加法器的相比较小。避免不必要的时钟阶段由于采用的基本逻辑和布局策略。128位二进制加法器设计QCA和简短的描述。因此,QCA架构是因此,低区、低延迟、简单、高效的VLSI硬件实现。

引用
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