一个有效的使用超低电压CMOS逻辑设计的加法器

文摘

静态CMOS反相器并不缺乏瞬变期间耗散功率输入。瞬态在输入时,会有一个时期NMOS晶体管和PMOS晶体管将进行,导致短路流从供应到为一个没有负载的逆变器。CMOS电路,总功耗,包括动态和静态组件在活跃的操作模式。克服的缺点互补逆变器,ULV逆变器被用于设计。减少动态功耗大大降低电源电压。静态功耗更依赖于晶体管的阈值电压。扩展的电源电压和阈值电压降低动态功耗和静态功耗。为了实现高性能低功耗的考虑,阈值电压与电源电压。功耗取决于充电电压和电源电压。因此优化电源电压和充电电压就降低了功耗。 Ultra Low Voltage Low Power CMOS Inverter the offset voltage is scaled along with the threshold voltage. The Ultra Low Voltage Inverter is configured to low power compared to that compared to that of a complementary inverter. A complementary inverter is designed using Tanner EDA Tool. The complementary inverter is used as the basic module for the design of the full adder. The power consumed by the full adder which is designed using the complementary inverter is calculated. Similarly, the Ultra Low Voltage Inverter is designed by Tanner EDA Tool. The Ultra Low Voltage Inverter is used as the basic module for the design of the full adder. The power consumed by the full adder which is designed using the Ultra Low Voltage Inverter is calculated. The objective is to prove that the power consumed by the Ultra Low Voltage Inverter is lower than that of the complementary inverter. Thus, the Ultra Low Voltage Inverter is configured to operate at low power compared to that of the complementary inverter. The logos presented here are designed for the 90nm process using Tanner EDA Tool.

关键字

超低电压CMOS、功耗、逆变器、加法器。

介绍

最基本和有效的方法来减少功耗CMOS逻辑是降低电源电压。CMOS电路,总功耗,包括动态和静态组件在活跃的操作模式。减少动态功耗大大降低电源电压。静态功耗更依赖于晶体管的阈值电压。然而,扩展电源电压对电路的性能有不利影响,即可能导致严重的处罚电路速度。电能节约还可以通过大量的建筑解决方案。为了实现高性能低功耗的考虑,阈值电压与电源电压[8]。功耗取决于充电电压和电源电压。因此优化电源电压和充电电压就降低了功耗。高性能,低功耗的考虑,器件阈值电压降低电源电压。

然而,在现代CMOS技术,有明显的门泄漏。ULV盖茨在现代CMOS工艺实现需要频繁的初始化,以避免重大泄漏。有几种方法来CMOS逻辑。盖茨提出了影响ULV和充电逻辑。很明显,方法设计的高吞吐量,低功耗数字系统是必要的。幸运的是,有明确的技术趋势,给我们一个新的自由度,这样可以满足这些看似矛盾的需求。

扩展的设备特征尺寸以及高密度的发展,low-parasitic包装,如多片模块,将减轻最关心的晶体管数量。当MOS技术已经扩展到0.2 -μm最小特征尺寸,可以从1到10 109个晶体管的8英寸X 10英寸如果使用高密度封装技术[5]。

相关的工作

科尔尼公司Schwarzbacher[1]提出了一种新颖的“基准CMOS加法器结构”。蛇是数字信号处理的关键部件,不仅执行加法操作,而且许多其他功能,如减法,乘法和除法。

Chip-Hong Chang[2]提出了一种新颖的“回顾0.18μm完整的树结构算法电路加法器的表演”。工作的总目标是调查的区域和power-delay表演低压全加器细胞在不同的CMOS逻辑风格主树结构运算电路。大卫Levacq[3]提出了一种新颖的“低漏SOI CMOS静态存储单元与超低功率二极管”。开发一个新的CMOS数字存储设备的基础上,结合两个复合互补金属氧化物半导体二极管反向偏置,他们每个人都具有极低的泄漏和负阻抗特性相反模式。

Dhireesha Kudithipudi[4]提出了一种新颖的“实现低功率数字乘数使用10晶体管加法器模块”。高保真便携设备的需求增加了强调低功率和高绩效系统的发展。低功耗设计必须纳入基本计算单元,如乘数。

Jyh-Ming王[5]提出了一种新颖的“新型高效设计XOR和XNOR功能的晶体管的水平”。两个新方法实现晶体管上的异和“异或非功能水平。第一种方法使用non-complementary信号输入和最少的晶体管。另一个改善的性能之前的方法,但利用两个晶体管。后者使用相同数量的晶体管,但另外有更多的驾驶能力。

理查德·x去[8]提出了一种新颖的在“功耗分析和优化的深亚微米CMOS数字电路”。一个简单的分析模型估算袖手旁观,在深亚微米CMOS数字电路开关功耗。模型是基于伯克利短沟道IGFET模型和适合HSPICE仿真结果。求职者的高尔[9]提出了一种新颖的“健壮的设计、节能完整条deep-sub千分尺使用hybrid-cmos逻辑设计风格”。新设计出完整的加法器hybrid-CMOS设计风格。为了实现good-drivability noise-robustness和低能操作深亚微米指导我们的研究探索hybrid-CMOS风格设计。

功耗的来源

有三个数字CMOS电路功耗的主要来源,总结了以下方程:

第一项代表权力的开关组件,负载电容CL, fclk时钟频率,Ileakage泄漏电流,是总功耗,Isc短路电流,VDD电源电压和Pt电力消费转变发生的概率是(活动因素)。在大多数情况下,电压摆幅是一样的电源电压。第二项是由于直接路径短路电流,当NMOS和PMOS晶体管时出现同时活跃,进行电流直接从供应地面[5]。最后,泄漏电流Ileakage,来自衬底注入和子阈值的影响,主要取决于制造工艺方面的考虑。power-delay产品可以解释为在每个交换活动的能量消耗,因此特别有用在比较各种电路的功耗风格。

为低电压CMOS电路设计问题

低电压操作

在数字电路功耗表示为

负载电容CL, VDD是电源电压和f是操作频率。根据这个公式,降低VDD最有效的方式是减少功耗,因为它正比于V的平方DD[1]。

图3.2显示了功耗与电源电压之间的关系。很明显,降低VDD导致功率降低。当然,按比例缩小负载电容或工作频率也会导致低功耗操作。减少电容CL,然而,很难不按比例缩小设备和布线。尽管有试图降低工作频率通过引入并行处理,这种方法通常会增加硬件开销,需要大量的返工在架构和算法设计水平。

低电压操作的关键问题

在CMOS数字电路,门延迟时间大约是由一系列问题)

负载电容CL, IDS的漏极电流饱和区域,VDD是电源电压,Vth MOSFET的阈值电压,是一个常数。在上面的表达,降低电源电压降低IDS正比于电压差(V的平方DD-Vth)。电源电压降低缩减了设备特征尺寸,确保薄栅氧化物的可靠性。速度性能即使在低电压由于维护改善所带来的跨导通用特征尺寸缩小到一个深亚微米大小。在这种情况下,减少延迟时间较低电压必须达到不依赖设备特征尺寸缩放。克服的速度退化问题的一种方法是减少Vth MOSFET [1]。

电路设计和技术方面的考虑

阈值电压缩放

显著地提高功率可以获得通过使用低阈值MOS器件;如何减少低的阈值的问题必须加以解决。设定的限制是需要保持足够的噪音利润率和亚阈值电流的增加。噪音的利润率也会放宽在低功耗的设计,因为减少电流切换,然而,亚阈值电流会导致显著的静态功耗。从本质上讲,子阈值泄漏发生由于载体扩散源极和漏极之间gate-source电压时,超出了疲软的转化点,但仍低于阈值电压,载流子漂移是主导。在这个地区,MOSFET的行为类似于一个双极型晶体管和亚阈值电流指数依赖于gate-source电压和大约独立的漏源极电压Vds约大于0.1 V。这是亚阈值斜率,所需的电压下降的亚阈值电流由一个十年[1]。

对CMOS反相器(PMOS: W = 8点,NMOS: W = 4点)当前的测量是64毫安/ 3.7 ns 2 V的电源电压。这意味着会有子阈值泄漏功率损失100%如果设备操作的时钟速度25兆赫的活动因子p = 1 / 6日,即。和泄漏电流,设备闲置时间的83%。它是不可取的,因此,使用一个真正的零门槛设备,而是使用阈值至少0.2 V,提供至少两个数量级的降低阈值电流。这提供了一个很好的办法改善当前驱动器在低电源电压操作,保持子阈值功率损耗可以忽略的水平。这个值可能需要更高的动态电路来防止意外放电在评估阶段。幸运的是,设备技术人员解决问题的亚阈值电流在未来的扩展技术,减少供应电压也减少当前通过减少最大允许漏源极电压。未来最低功率电路的设计操作应明确考虑亚阈值电流的影响[5]。

电压缩放

电源电压的降低应产生更大的效益。减少低电力操作电源电压是关键,即使考虑到修改系统架构,这是维护计算所需的吞吐量。首先,检查电路的行为(延迟和能量特征)作为扩展电源电压的函数和特征尺寸将。通过与实验数据的比较,结果表明,简单的一阶理论产生一个非常准确的表达各种依赖关系在各种各样的风格和电路架构。供应两次的调查方法——电压缩放然后,专注于保持可靠性和性能。这是紧随其后的是我们的架构驱动的方法,从一个“最佳”电源电压基于技术、体系结构和噪声容限的限制。

最优晶体管电压缩放大小

独立的逻辑家庭或拓扑的选择,优化晶体管上浆在降低功耗将发挥重要作用。低功率,重要的是要平衡所有延迟路径这一关键路径不不必要的限制整个电路的性能。然而,除了这个约束,有多大程度上的问题W / L比值应统一了所有的设备,产生一个统一的门延迟,因此允许减少相应减少电压和功率。本节所示,如果电压不同,低功耗操作的最优规模是相当不同的需要高速[7]。

最佳的电源电压

在前面的小节中,延误增加,由于减少了供应电压低于临界电压,可以补偿利用并行体系结构。然而,随着供应设备的阈值电压方法,门延迟迅速增加[6]。相应地,并行性和架空线路的数量增加,增加的开销占据任何收益从进一步减少电压功率降低,导致一个“最佳”的存在电压从体系结构的观点。

以非常低的供应电压(设备阈值附近),处理器的数量(以及相应的开销在上面的方程)通常以更快的速度增加导致力量增加进一步减少电压。减少阈值设备往往降低最优电压。在阈值低于0.2 V,由于亚阈值电流功耗将很快开始支配和限制进一步的改进。甚至一个下界CMOS反相器的电源电压与“正确”功能被发现0.2 V。有各种各样的因素,必须考虑低功耗设计包括逻辑的风格,所使用的技术和实现的逻辑。因素被证明有助于功耗包括虚假的转换由于危险和重要的竞争条件,泄漏电流和直接路径,pre-charge过渡,能耗转移在未使用的电路[5]。

超低电压CMOS门

超低电压CMOS逻辑Fig.5.1所示。Rn偏压或充电晶体管、标记Rp和用于设置在初始化期间的电压水平。

当初始化电路或充电并行执行两个任务:

1)超低电压盖茨通过偏压偏见或充电晶体管。V的NMOS盖茨是有偏见的DD办公室的门是有偏见的VSS。时钟驱动程序提供虚拟参考ULV逆变器。

2)输出是预先VDD/ 2。输出的时间常数pre-charge远远大于偏压节点的时间常数。逆变器是用高阻抗输出反向偏置。输出晶体管En和Ep拉向V的输出DD/ 2。输出电压将取决于之前的电压或逻辑层和可用时间在初始化阶段。大门的逻辑运算的准确性并不取决于输出pre-charge价值[3]。

门是充电时,PMOS最初将在强大的反演由于一个有效的电压Veff = VG VS−−VT≈(5/4) VDD−VT。当参考电压开始过渡到反向偏置模式的输出门(ULV)将可能低于这两个引用,因此晶体管电流通过Ep和En将积极从输出,从而将迅速向V的输出DD/ 2。如果输出等于VDD在充电期间,由于负输入转换,输出晶体管En和Ep有助于将迅速向V的输出DD/ 2。输出的偏置延迟较大,因为输出晶体管反向偏置和输出阻抗很低。初步数据显示,ULV逆变器能够正确应对输入过渡不到40 mV [4]。门排水电容将通过降低Tranconductance降解性能和收益。晶体管不匹配,即阈值电压变化,也会影响充电ULV门的输出值。如果NMOS门口,在强相比,Ep输出充电水平将解决电压高于VDD/ 2 [3]。

ULV门操作的特点是:

•充电。简化ULV逆变器充电模式如图5.2 (a)。NMOS门口充电是V +和办公室的门是充电−在输出和输入预先充电到VDD/ 2。将被迫V的输出DD/ 2由于反向偏置变频器。

•评估。简化ULV变频器在评估模式如图5.2 (b)。将把V的输出DD/ 2如果-过渡ΔVin =−VDD/ 2时,接地是否有积极的过渡ΔVin = VDD/ 2,应用于输入。

创下的PMOS晶体管获得使用PMOS晶体管和评估NMOS充电晶体管。时钟驱动程序提供控制信号和参考信号包括在评估阶段。有效供给电压是由时钟信号φ和充电电压V +和−调节当前的水平。ULV逻辑风格像多米诺逻辑[8]。总是会ULV门的输出驱动和容易受到噪声低于动态domino逻辑。ULV逆变器的充电和评估模式如图5.2所示。

低电压和高速度配置实现如果高补偿电压V + V−= VDD−V +应用。ULV逆变器不会充电和低电压和高速度一样快ULV逆变器由于减少了充电电流贯穿晶体管。评估响应和充电反应会慢的动态和静态功耗。充电电流是由一个有效的充电晶体管的偏见。pre-charge水平不显著的准确性对于一个逆变器门,但是如果需要更复杂的盖茨与高扇入pre-charge水平需要接近VDD/ 2。

结果与讨论

设计的加法器usingUltra低压逆变器

图6.1显示了一半加法器的原理图使用超低电压逆变器。它表明,电力消耗的设计与互补逆变器相比非常低。超低电压盖茨通过偏压偏见或充电晶体管。输出的时间常数pre-charge远远大于偏压节点的时间常数。

图6.2显示了一半加法器的输出波形使用超低电压逆变器。波形显示的功能加法器的一半。坦纳的电路设计和仿真工具。

人们已经发现,电力消耗的一半加法器在坦纳EDA工具是使用互补逆变器3.460128 e - 005和电力消耗的一半加法器使用超低电压逆变器是7.301789 e - 007。

使用超低电压逆变器设计的加法器

图6.3显示了完整的原理图设计的加法器使用超低电压逆变器。构造使用两个半条那些使用超CMOS逻辑设计。低电压的电路设计和电力消耗极低。

图6.4显示了对应的输入波形的输出波形。它显示了完整的加法器的功能。人们已经发现,权力被完整的加法器门使用互补的变频器在坦纳EDA工具是5.334652 e - 004和电力消耗的全加器使用超低电压逆变器2.84582 e-004年。

结论

超低电压的性能(ULV)逻辑风格比较互补逆变器。使用Tanner EDA工具互补逆变器设计及其能耗测量。总功耗的组合静态功耗和动态功耗减少比例阈值电压与电源电压。这种互补逆变器作为基本模块全加器的设计及其能耗测量。同样,超低电压逆变器使用Tanner EDA工具设计和它的功耗测量。证明超低电压逆变器的功率消耗较低而互补的逆变器。这表明,超低电压逆变器的使用在任何设计基本模块将导致低功耗与互补逆变器。ULV逻辑门可以利用快速设计系统操作超低电压供应。给出的模拟数据得到使用Tanner EDA工具和执行90海里CMOS工艺。减少动态功耗大大降低电源电压。 Thus the Ultra Low Voltage Inverter is configured to operate at low power compared to that of a complementary inverter.

数据乍一看

图1 图2 图3 图4 图5 图6 图7

引用

A.T.Schwarzbacher,摩根大通Silvennoinen和j·t·Timoney(2002)“基准CMOS加法器结构,”Proc。ISSC, 231 - 234页。 C.-H.Chang, J。顾和M。张(2005)“回顾0.18全加器表现为树结构运算电路,“IEEE反式。中国VeryLarge规模。(VLSI)系统。,vol. 13, no. 6, pp. 686-694,. D。Levacq, V。Dessard, D。弗兰德(2007)“低漏SOI CMOS静态存储单元与超低功率二极管”IEEE j . Solid-StateCircuits vol.42,不。3、689 - 702页。 D。弗兰德,a n。纳扎罗夫,P.-L.-F。Hemment Eds (2005)、“semiconductor-on-insulator科技在恶劣的环境结构和devicesoperating”爵士。北约科学系列,2数学,物理和化学。Norwell, MA:血案》,第185卷,第133 - 144页 人类。王,研究所。方,W.-S。冯(1994)“新高效设计XOR和XNOR功能在晶体管层面上,“IEEE j .固态电路,卷。29日,没有。7第786 - 780页。 n。金,T。奥斯汀,D。布劳,T。玛吉,K。Flautner j·s·胡,M.J.欧文,m . Kandemir和V。Narayanan(2003)“漏电流:摩尔'slaw满足静态功耗,”电脑,vol.36,不。12日,第68 - 75页 R。齐默尔曼和W。Fichtner(1997)“低功耗逻辑风格:CMOS和通过晶体管逻辑,“IEEE j .固态电路vol.32,不。7,1079 - 1089页。 R.X.顾我。Elmasry(1996)“功耗分析和优化的深亚微米CMOS数字电路,“IEEE j .固态电路,财团,不。5,页707 - 713。 年代。戈埃尔,一个。Kumar和M.-A。Bayoumi(2006)“设计的强劲,节能完整条deep-submicrometer设计风格,使用混合- CMOS逻辑”IEEE反式。中国非常大。(VLSI)系统。,vol. 14, no. 12, pp. 1309-1321.