关键字 |
| Carry-Look前面加法器(CLA)块,HDL语言,Xilinx ISE模拟器。 |
介绍 |
| 快速而且是一个重要的运算功能最先进的数字系统。它严重影响数字系统的整体性能。各种加法器结构可以用来执行,如串行和并行结构。大多数研究工作方案的重点是设计高速、低压区或低功耗小蝰蛇。最近,可重构设计方案已经收到了显著的关注。可重构方案通常是用来实现媒体信号的实时处理。此外,未来的系统将转向更多的可编程和配置集成系统芯片(soc) [13]。从而为算术计算快速和可重构方案是必要的。在过去,VLSI设计的主要挑战是减少芯片面积利用高效的优化技术,然后下一个阶段是提高操作的速度来实现快速计算。算术逻辑单元是中央处理器的重要组成部分,在加法,乘法,比较和其他执行逻辑操作。有很多研究在降低超大规模集成电路的功耗。 The PowerPC microprocessor has a reconfigurable ripple carry adder using additional bits for partitioning, such that multiple smaller adders are obtained. For example, the Add/Compare block of the microprocessor can execute separate 8-bit, 16-bit, and 32- bit additions with a 36-bit reconfigurable adder. The adder has four 9-bit segments and each segment consists of 8-bit operand data and an additional partition bit. Each partition bit determines that the carry of the corresponding segment addition is blocked or propagated. |
| 有三个性能参数的VLSI设计优化设计,面积、速度和力量。此外,有各种各样的蛇等脉动进位加法器(RCA),香农加法器(SA),提前Carry-Look加法器(CLA),携带保存加法器(CSA),选择加法器,Carry-Bypass加法器或跳跃进位加法器(埋头)[2]讨论。 |
答:脉动进位加法器(RCA) |
| 脉动进位加法器是由使用层叠全加器(FA)块系列。基本计算元素是一个完整的加法器(FA)。它接受三个二进制输入A、B、Cin叫做加数,被加数,分别在两个输出之和和外卖的食物(Cout)。RCA是由连接完整的加法器,这样每个完整的进行加法器是携带治疗从每个全加器是入库到下一个阶段,和携带和LSB位开始顺序生成,RCA的速度是由携带传播时间。RCA的主要优点是低功耗和紧凑的布局设计较小的芯片面积[2]。 |
b超前进位加法器(CLA) |
| 携带lookahead-adder旨在消除脉动进位延迟和克服的涟漪效应引入的延时进行位[1]。该方法基于套利生成和携带传播的功能完整的加法器。该加法器基于的原则看的下位被加数,如果生成一个高阶加数。这加法器减少了携带延迟减少的数量盖茨携带信号必须通过它传播[2]。 |
c .携带保存加法器(CSA) |
| 进位存储加法器减少添加3添加2号码。进位存储单元由“n”完整的蛇,每个计算一个总和,携带一些基于相应的三个输入数字。整个总和可以计算通过将携带序列留下的任何一个地方,附加一个0到前面的部分和顺序和添加这个序列和RCA生产所产生的n + 1位的值应用于阵列的分产品线乘数将加快数组中的携带传播[2]。 |
d .携带选择加法器(里昂证券) |
| 解决携带传播延迟,里昂证券是发达,大大降低了区域和延迟很大程度上。里昂证券中国在许多计算系统设计用于温和携带传播延迟的问题通过独立生成多个携带然后选择生成总和。它使用独立的波纹带小蝰蛇(Cin = 0和Cin = 1)来生成合成总和。选择最终的总和,由多路复用器(mux)。一个carry-select并行加法器的速度快于RCA通过执行添加和减少最大的执行路径。由于模拟技术所需的面积和功耗的加法器尤其双打RCA [2]。 |
大肠跳跃进位加法器(中央陆军) |
| 跳跃进位由一个简单的脉动进位加法器和一个特殊的进位链称为跳过链。跳跃进位加法器和脉动进位加法器相比是一个快速加法器。跳跃进位加法器旨在加快帮助传播广泛的加法器的移位在整个加法器的一部分。然而当今工业的要求,大多数台式电脑使用单词长度的32位像多媒体处理器,使跳跃进位结构更有趣。这些蛇有不同性能的延迟,面积和长度相同的二进制数。[2] |
| 本文的组织结构如下:第二节课加法器的提供了概述,班加法器和其功能的不同部分。第三部分介绍了仿真结果和设备利用率总结以下结论。 |
f·香农加法器(SA) |
| 根据这个定理任何逻辑表达式分为两个方面。一个与一个特定的变量设置为1,乘以一个变量,然后将变量设置为0,乘以逆。最大限度地减少可以通过不断重复的香农定理。该方法特别有用乘数和通过晶体管电路设计。香农定理的推广方式可以表示为一个包含多个变量的函数,y (b0, b1, b2, y, bi, y, bn)可以写成两项的总和,说一个与特定变量ai,设置为0,和一个设置为1。y (b0, b1, b2,……bi, .....y, bn) = bi没有(b0, b1, b2,……0 .....y, bn) + bi y (b0, b1, b2,……1 .....y, bn)。 |
| 香农定理应用到逻辑函数使用n - 1变量作为控制输入和三行数据设置为逻辑“1”。然后将这些源输入连接到VDD线(逻辑“0”),这是连接到地面。剩下的n变量连接的数据输入源的输入。数据信号流水平和垂直控制信号流。删除对晶体管时,他们相互抵消。香农表达式的输出取决于通过逻辑“1”或“0”。如果它有逻辑“0”然后连接输入是由0和1的连接输入“1”。 |
携带有预见性的加法器的概述 |
| 最快速的蛇是基于能够计算携带传播快得多,而无需等待波及每一位的。套利向前看技术是最常用的方案加速传播。计算一笔,一个RCA需要在最坏的情况下,n stage-propagation延迟。对于高速处理器,这计划是不可取的。提高加法器性能的一个方法是在计算中使用并行处理。这就是为什么携带——展望未来条[4][5]。未来carry-look加法器计算一个或多个带位之和计算之前,因为这减少了延迟时间计算的结果更多的比特值。 |
| 让Ai和Bi是我的输入数据和Ci-1入库阶段。通常的方法计算了外卖的Ci |
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| 生成的“肠胃”给出了一个完整的加法器 |
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| 是由求和 |
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| 很明显,携带传播延迟仍长如果操作数的数量很大。多级CLA网络可以用来应付这个问题,打破整个操作数分成小块的长度。也就是说,我们可以将阶段划分为块,每一块有一个单独的超前进位。然后我们可能会进一步减少携带传播的延迟通过提供一个超前进位块除了内部超前的块。 |
仿真结果 |
| 这部分介绍了不同的仿真结果的向前看加法器。不同的位携带向前看加法器使用Xilinx软件进行了仿真。在每一个设计电路强制检查所需的电路设计与规范。设计是模拟在不同水平通过Xilinx 12.1模拟仿真结果表明,不同位所以功耗和传播延迟是不同的。 |
| 一旦你有模拟的代码和合成。精致的RTL双击lac模块,您可以准确地注意到将会有16 lac模块生成的。 |
| 这是4位脉动进位加法器的代码使用等基本逻辑门,XOR, ORetc。该模块有两个4,16位输入要添加,和一个4,16位输出给定的数字的总和。另一个输出位指示是否有溢出的,这意味着是否生成携带。 |
结论 |
| 本文提出了可重构一堂课的设计方法。DFR方案提出了大型CLA划分为多个独立的小公司。DFR方案只产生少量的延迟和面积点球。我们研究不同比特的蝮蛇理论以及实践和实现以及通过不同措施面积相比,延迟然后区域——延迟产品。比较方案的性能指标对不同的单词长度用Verilog[3]和Xilinx合成工具,携带向前看加法器有至少Area-Delay产品[4]。适用于低功率和牢度的情况下应用程序的地方。使用常数延迟的CLA wider-bit蛇是不可能的,因为会有一个实质性的加载电容,和更大的延迟和功耗大。 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
- Rajender Kumar Sandeep闹市区Dahiya(“性能分析不同的一点携带向前看加法器使用硬件描述语言(VHDL)环境”国际期刊的工程科学和创新技术(IJESIT)卷2期4,2013年7月
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