关键字 |
| 往前看加法器(CLA)块，HDL语言，Xilinx ISE模拟器。 |
介绍 |
| 快速加法是大多数先进数字系统的基本运算功能。它严重影响数字系统的整体性能。可以使用各种加法器结构来执行加法，例如串行和并行结构。大多数加法器的研究工作都集中在高速、小面积或小功率加法器的设计上。近年来，可重构加法器的设计受到了广泛的关注。通常采用可重构加法器实现对媒体信号的实时处理。此外，未来的系统将转向更可编程和可重构的芯片集成系统(soc)[13]。因此，需要快速、可重构的加法器来进行算术计算。在过去，超大规模集成电路(VLSI)设计人员面临的主要挑战是通过高效的优化技术来减少芯片面积，然后下一个阶段是提高运算速度以实现快速计算。算术逻辑单元是中央处理单元的主要组成部分，进行加法、乘法、比较等逻辑运算。在超大规模集成电路中，有许多降低功耗的研究正在进行中。 The PowerPC microprocessor has a reconfigurable ripple carry adder using additional bits for partitioning, such that multiple smaller adders are obtained. For example, the Add/Compare block of the microprocessor can execute separate 8-bit, 16-bit, and 32- bit additions with a 36-bit reconfigurable adder. The adder has four 9-bit segments and each segment consists of 8-bit operand data and an additional partition bit. Each partition bit determines that the carry of the corresponding segment addition is blocked or propagated. |
| 有三个性能参数，VLSI设计师必须优化他们的设计，即面积，速度和功率。此外，还有各种类型的加法器，如Ripple进位加法器(RCA)、Shannon加法器(SA)、进位提前加法器(CLA)、进位保存加法器(CSA)、进位选择加法器、进位旁路加法器或进位跳过加法器(CSK)。 |
A.波纹进位加法器(RCA) |
| Ripple进位加法器是由级联全加法器(FA)块串联而成。其基本计算元素是全加法器(FA)。它接受三个二进制输入A、B和Cin，分别称为加数、加数和进位，两个输出分别为和和和进位(Cout)。RCA由全加法器连接而成，每个全加法器的进位就是每个全加法器的进位，从LSB开始依次生成和位和进位，RCA的速度由进位传播时间决定。该RCA的主要优点是功耗低，布局紧凑，芯片面积小。 |
B.进位前向加法器(CLA) |
| 进位观测器加法器的设计是为了消除脉动进位延迟，克服进位位[1]的脉动效应带来的延迟。该方法基于全加法器的进位生成函数和进位传播函数。该加法器的原理是查看加数的较低位，如果生成了较高阶，则进行加数。该加法器通过减少携带信号必须传播[2]的门数来减少携带延迟。 |
进位保存加法器(CSA) |
| 进位保存加法器将3个数字的加法减少为2个数字的加法。进位保存单元由' n '个完整加法器组成，每个加法器计算一个单独的和，并根据三个输入数字的相应位进行进位。然后，整个和可以通过将进位序列左移一个位置并在部分和序列的前面附加一个0来计算，并将该序列与RCA相加，产生结果n+ 1位值，应用于阵列乘法器的部分产品线将加速数组[2]中的进位传播。 |
D.进位选择加法器(CSLA) |
| 为了解决传输时延问题，提出了CSLA算法，极大地减小了传输面积和时延。CSLA在许多计算系统设计中都是通过独立生成多个载波，然后选择一个载波生成和来调节载波传播时延的问题。它使用独立的纹波进位加法器(对于Cin=0和Cin=1)来生成结果和。最后的和和进位由多路复用器(mux)选择。进位选择加法器通过并行执行加法和减少最大进位路径，速度比RCA快。由于采用了仿真技术，该加法器的所需面积和功耗比rca[2]增加了一倍。 |
进位跳跃加法器(CSkA) |
| 一个进位跳跃器由一个简单的波纹进位加器和一个特殊的向上进位链组成，称为跳跃链。进位跳跃加法器与波纹进位加法器相比是一种快速加法器。进位-跳过加法器被设计用来加速宽加法器，通过帮助进位位在整个加法器的一部分周围传播。然而，现在的工业需求，大多数桌面计算机使用32位字长，如多媒体处理器，使得进位跳过结构更有趣。对于相同长度的二进制数，这些加法器在时延、面积和功率方面都有不同的性能。[２] |
| 本文的组织结构如下:第二节介绍了CLA加法器的概述，CLA加法器的不同部分及其功能。第三节给出了仿真结果，并对器件的使用情况进行了总结和总结。 |
F.香农·阿德(SA) |
| 根据这个定理，任何逻辑表达式都可以分为两项。一个是将一个特定变量设为1，然后将它乘以另一个变量，然后将这个变量设为0，再乘以它的倒数。通过不断地重复香农定理，可以得到最充分的约简。该方法尤其适用于乘法器和通晶体管电路的设计。广义的香农定理可以表述为一个多变量的函数，y (b0, b1,b2, y, bi, y, bn)可以写成两项的和，一项是特定变量ai设为0，另一项是设为1。Y (b0, b1, b2， ......bi，.....Y, bn) = bi 'y (b0, b1, b2， ......，0，.....Y, bn) + bi Y (b0, b1, b2， ......, 1,…y, bn)。 |
| 香农定理应用于使用n-1个变量作为控制输入，并将三条数据线设置为逻辑“1”的逻辑函数。这些源输入然后连接到连接到地面的VDD线(逻辑' 0 ')。剩余的第n个变量从数据输入连接到源输入。数据信号水平流，控制信号垂直流。当晶体管对互相抵消时，去掉它们。香农表达式输出取决于传递逻辑“1”或逻辑“0”。如果它的逻辑为“0”，则连接输入为0，连接输入为“1”则为“1”。 |
进位前向加法器概述 |
| 大多数快速加法器都是基于能够更快地计算进位传播，而不必等待它通过加法器的每一位。进位前视技术是目前最常用的加速进位传播方案。为了计算一个和，RCA在最坏的情况下需要n个阶段传播延迟。对于高速处理器，这种方案是不可取的。提高加法器性能的一种方法是在进位计算中使用并行处理。这就是为什么进位前瞻加德被引入[4][5]。进位提前加法器在计算和之前计算一个或多个进位，因此减少了计算较大数值位结果的延迟时间。 |
| 设Ai和Bi为输入数据的I位，Ci-1为阶段I的进位，计算进位Ci的通常方法为 |
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| 哪里生成'Gi '在一个完整的加法器是由 |
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| 求和由 |
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| 很明显，如果操作数数量很大，进位传播延迟仍然很长。多层CLA网络可以通过将整个操作数的长度分解成更小的块来解决这个问题。也就是说，我们可以将阶段划分为块，并在每个块中有一个单独的进位前向。然后，除了块中的内部前向外，我们还可以通过在块上提供一个进位前向来进一步减少进位传播的延迟。 |
仿真结果 |
| 本节给出不同位进位前向加法器的仿真结果。利用Xilinx软件对不同位进前加法器进行了仿真。在每个设计电路时，必须检查设计电路是否符合要求的规格。在Xilinx 12.1上对该设计进行了不同比特级的仿真，仿真结果表明，由于模拟的比特不同，功耗和传播时延也不同。 |
| 一旦你模拟并合成了代码。通过双击lac模块来详细说明RTL，您可以注意到将生成16个lac模块。 |
| 下面是使用基本逻辑门(如AND,XOR, oreetc)的4位Ripple进位加法器的代码。该模块有两个必须相加的4,16位输入，和一个4,16位输出，即给定数字的和。另一个输出位表示加法中是否有溢出，这意味着是否产生进位。 |
结论 |
| 本文提出了一种可重构CLAs的设计方法。DFR方案提出将一个大的CLA划分为多个独立的小CLA。DFR方案只产生少量的延迟和面积惩罚。我们从理论上、实践上和实现上研究了不同的加法器位，并用面积、时延和面积-时延乘积来比较它们。使用Verilog[3]和Xilinx作为综合工具，比较了不同字长加器的性能指标，进位前视加器的面积延迟积[4]最小。它适用于低功率和牢度的应用场合。将CLA用于宽位加法器的恒定延迟是不可能的，因为将会有大量的负载电容，以及更大的延迟和更大的功耗。 |
表格一览 |
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| 表1 |
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数字一览 |
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参考文献 |
- Rajender Kumar, Sandeep Dahiya，“基于VHDL环境的不同位进位前向加法器性能分析”，国际工程科学与创新技术杂志(IJESIT)第2卷，第4期，2013年7月
- S. Knowles，“一类加德器”，第15届IEEE计算机算术研讨会，第277- 281,2001。
- Nazieh M. Botros，“HDL编程(VHDL和Verilog)”，梦想技术出版社(可通过John Wiley- India和ThomsonLearning获得)2006年版。
- 李金福，于俊德，黄玉仁，“一种可重构的混合进位前瞻/进位选择加法器的设计方法”，电子工程学报，2005年5月，23-26。
- g.a.r iiz, m.g granda，“基于紧凑型超前超前单元的区域高效静态Cmos进位选择加法器”。《微电子学报》2004年第35卷。
- J. C. Lo，“具有条件进位生成的快速二进制加法器”，IEEE Trans。计算机，第46卷，no。2，页248-253,1997年2月。
- R. Zimmermann和W. Fichtner，“低功耗逻辑风格:CMOS与通晶体管逻辑”，IEEE j .固态电路，vol.32, no. 1。7，第1079-1090页，1997年7月。
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- Anitha R and V Bagyaveereswaran，“基于快速进位链逻辑的高性能并行前缀加法器”，《工程技术学报》(IJARET)， 2012年第3卷，第2期，pp. 1 - 10, ISSN印刷版:0976-6480,ISSN在线版:0976-6499。
- Bharat Kumar Potipireddi和Abhijit Asati博士，“基于并行前缀加法器的双互补Wallace乘法器的HDL自动生成”，《国际电子与通信工程技术杂志》(IJECET)，第4卷，第3期，2013年，第256 - 269页，ISSN印刷版:0976- 6464,ISSN在线版:0976- 6472。
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