自动测试模式生成与权力意识到努力及其验证给定的设计(ASIC)中使用的网络应用程序

Miteshwar帕特尔
PG学生(VLSI和嵌入式系统),EC称,美国诉Patel工程学院Ganpat大学Kherva, Mehsana,印度古吉拉特邦

文摘

项目报告讨论的可测试性设计给定的ASIC设计的流程。随着技术的发展趋势,不断缩小从小规模集成(SSI)超大规模集成(VLSI),可测试性设计还包括更严重到ASIC流。本文描述了,为什么和如何Design-For-Testability完成。扫描上执行插入RTL设计将设计转化为扫描。自动测试模式生成完成扫描插入设计考虑测试能力和减少。最后执行模式验证之前通过吃来检测真正的设计缺陷。

关键字

自动测试模式生成,可测试性设计,模式验证,权力意识到生成时间,扫描插入,标准测试界面语言。

介绍

半导体行业已经从第一IC的1960年代初,此后迅速成熟。早期的小规模集成(SSI)集成电路包含几个(1 - 10)的逻辑门,达几十晶体管。中等规模的一体化的时代(MSI)增加了可用的集成逻辑范围计数器和类似,规模较大、逻辑功能。包装的时代大规模集成(LSI)更大的逻辑功能,如第一个微处理器,到一个芯片上。现在的时代非常大规模集成(VLSI)提供64位微处理器,配有高速缓冲存储器和浮点运算单元,超过一百万在一块硅晶体管。随着CMOS工艺技术的提高,晶体管继续变小和集成电路的控制越来越多的晶体管。有些人使用术语超大规模集成电路(ULSI),但大多数人停在超大规模集成。

与增加的复杂的系统,可测试性是一个越来越多的担忧,几乎在每一个应用程序和应用程序开发的各个方面。测试工程师投入更多的努力在解决设备可测试性的问题,董事会和系统水平提供更加一致可靠和成本有效的产品市场。这意味着建立一个测试功能在开发和部署的每一个阶段,包括设计验证,硬件和软件集成、制造、在该领域。

越快越过程和电气缺陷被抓,所有权的总成本就会越低。缺陷发现和分析早期生产阶段是至关重要的降低高容量生产周期时间和成本。因此,所面临的关键挑战高复杂性系统芯片的制造是测试策略的问题。Designfor降低生命周期成本——可测试性是一个关键的产品从设计、制造和现场支持。为了提高测试质量,应特别重视设计在早期设计阶段可测试性,定义测试过程为高容量生产策略。测试通常是由测试程序,执行自动测试设备(吃),或者在系统维护的情况下,在组装系统本身。除了查找和显示缺陷的存在,测试可以日志诊断信息的性质遇到测试失败。这个诊断信息可以用来定位失败的根源。

故障特征在集成电路可以根据他们的持续时间,永久或暂时的,他们的模式,参数退化或不正确的设计。图1显示了集成电路故障的分类。

从上述故障保护IC,可测试性设计介绍了超大规模集成流。所有的失败都是加工后发现减少产量和废品率的IC制造。

Design-For-Testability在不同阶段被认为是在ASIC流如图2所示。设计转化为扫描插入设计与合成。扫描插入模式生成网表是提供给测试生成工具。模式与定义的测试验证提供给吃了后抓住真正的缺陷从硅后的设计制造。

这个项目简要介绍DFT是什么,以及它如何实现在第二节。第三节讨论扫描插入流在地图上未标明的DFT设计使用的编译器。第四部分讨论自动测试模式生成流模式检测在吃真正的缺陷。第五节讨论权力意识到生成理解测试能力和方法,以减少它们。第六节讨论模式使用VCS和清洁验证流模式对参数定义测试。

可测试性设计

设计测试设计技术的名称,添加一定的可测试性特性微电子硬件产品设计。添加功能的前提是,他们更容易开发和制造测试申请设计硬件。生产测试的目的是验证产品硬件不包含缺陷,可能影响产品的正确功能。

可测试性是两个属性的组合设计:可控制性和可观察性(DFT)的目的。在哪里可控制性反映的难度设定一个信号线从初级输入和所需的逻辑值可观察性反映了传播信号的逻辑值的难度主要输出。

可测试性设计(DFT)指那些设计技术使后续测试的任务更容易。绝对是没有单一的方法,解决了所有嵌入式系统测试问题。也没有单一的DFT技术,这对各种电路是有效的。DFT技术基本上可分为两类,即。,特别的技术和结构(系统)技术。

吗?数字电路的DFT方法:

吗?特别的方法

吗?结构化的方法:

吗?扫描设计

吗?部分扫描设计

吗?内建自测

吗?边界扫描

我们描述三个广泛使用的扫描单元设计为:

吗?MUXed-D扫描细胞

吗?定时扫描细胞

吗?LSSD扫描细胞

为了实现扫描到一个设计,设计必须遵守一套扫描设计规则。此外,一组设计风格必须避免,因为他们可能会限制可实现的故障覆盖率。许多扫描设计规则,必须成功地利用扫描,实现目标故障覆盖率目标表1中列出。在这张桌子,一个可能的解决方案是建议为每个扫描违反设计规则。扫描设计规则,标记为“避免”必须固定在转移和获取操作。扫描设计规则,贴上了“转变”期间避免必须固定只在移位操作。详细描述提供了一些关键的扫描设计规则。

扫描插入流

基本流程包括以下任务:

吗?综合你的设计

吗?后期处理你的设计

吗?构建扫描链:扫描和扫描插入做好准备

吗?出口设计TetraMAX生成时间

完成扫描插入流地图上未标明的DFT设计使用编译器(synopsys对此)如图3所示[1]。图中显示扫描插入三个阶段。

合成包括从RTL转换到门级网表。优化和映射是在合成过程中完成的。根据设计和编译设计应用约束。后加工包括检查所有的违反约束的应用,清洁,如果观察和确定扫描插入。

第二阶段是构建扫描链通过提供扫描信息扫描I / o,时钟,设置/重置,测试信号和扫描配置。扫描后准备协议创建和设计,扫描插入。

扫描准备好编译执行,刚果民主共和国后如果观察检查和清洁。测试协议文件包含信息的扫描信息生成。成功扫描插入后没有前后刚果民主共和国,然后通过与spf TetraMAX生成时间。

最后插入扫描,扫描验证也进行扫描捕获和移位操作。

自动测试模式生成流

生成的目标是创建一组模式,达到一个给定的测试覆盖率,测试覆盖率是可测试的故障模式集的总比例实际缺陷。生成运行本身包括两个主要步骤,即生成模式和故障仿真,以确定哪些故障模式检测。两个最典型的一代是随机和确定的方法模式。此外,测试生成工具可以从外部故障模拟模式设置,并将这些模式检测故障测试集。

TetraMAX是一种高速、高容量自动测试模式生成(生成)的工具。它可以生成测试模式,测试覆盖率最大化而使用最小数量的测试向量的各种各样的设计类型和设计流程。它是适合各种规模的设计到数以百万计的大门。通过扫描测试,设备的顺序元素连接到链和作为主要输入和主输出测试。使用

测试生成技术,您可以测试更多的内部错误比单独使用功能测试[3]。

TetraMAX提供了三种不同的生成模式:Basic-Scan,较快的连续,Full-Sequential。TetraMAX支持五种类型的测试模式生成的故障模型:停留在错误,IDDQ错误,转换延迟错误,路径延迟故障和桥接故障。也兼容多种针对测试工具,如DFT编译器。DFT设计流程使用编译器和TetraMAX生成建议最大易用性和结果的质量。图4显示了GUI TetraMAX工具和用户界面。

通用自动测试模式生成流如图5所示。扫描插入的网表,与生命过程文件(SPF)从DFT生成编译器传递给TetraMAX作为输入。第二步是建立内部生成数据库模式。特定TetraMAX库和网表相结合,为构建模块的定义。

电珠TetraMAX过程发生在构建模式。成功的构建过程和完成后SPF文件[4],其中包含提供扫描定义检查刚果民主共和国。一些违反规则的行为检查在刚果民主共和国模式像时钟一样,verilog语法,扫描链,设置/重置等模式之前,必须清除的一代。

刚果民主共和国清洁模式之后它会自动传输模式测试模式。现在终于有几个工作按规范选择和申请代模式。选择故障模型和测试模式,生成过程的开始。

模式生成并存储在不同的格式如金钥匙,WGL, Verilog硬件描述语言(VHDL),二进制和其他铸造格式。

快速测试和故障覆盖率估计完成后生成模式是使用保存的数据库和结果的报告和总结。

三种可能的质量度量定义如下:

测试覆盖率=故障检测/检测的缺点。

测试覆盖了最有意义的测量质量和测试模式是默认的覆盖率报告的错误总结报告。测试覆盖率的定义是发现错误的百分比可检测故障,如下:

故障覆盖率=检测到故障/所有的缺点。

故障覆盖率的定义是发现错误的百分比的缺点,如下:

测试生成效率=生成可解析的错/所有的缺点。

测试生成效率被定义为ATPG-resolvable错误的百分比的总错误,如下:

以两种形式报告摘要生成倒塌,气泡状故障总结。后卡——在断层模型的结果与基本模式和所有所需的手动工作

气泡状卡故障总结报告

TetraMAX维护中潜在的错误列表设计和分配每个这样的断层,断层类根据其检测能力的地位。故障类组织成类。高价票的象征作为缩写名称是两个类和类。总共有五个高级故障类别包含11个低级错误类:

DT:检测到

博士:发现强劲

DS:被模拟

迪:被暗示

PT:可能检测到

记者:生成untestable-possibly检测到

NP:不是analyzed-possibly检测到

丑小鸭:察觉

UU:察觉未使用

UT:察觉系

乌兰巴托:察觉了

你:察觉冗余

盟:生成不可测试

安:生成untestable-not检测到

ND:没有检测到

NC:不控制

没有:观察

结果——在,iddq和转换断层模型存储在论文报告。

权力意识到生成时间

基本测试生成测试功率降低技术分为两个部分:1)改变功率降低,和2)捕获功率降低。下面是方法在生成减少转移和捕获的力量设计通过生成这样的模式:

吗?启发式填充

吗?(填0 - 1 -填补,MT -填满)

吗?低功率测试压缩技术

吗?测试生成(内部约束检查,外部约束检查,目标断层限制)

MT-filling最少数量的转换结果的扫描链通常对应于最低的交换活动在整个电路,因此首选方法(5 - 11)。考虑测试数据集< 1 xxx0xx1xx0xx >。通过应用上述三个随机启发式,由此产生的模式成为:

吗?1111000111000与MT-filling启发式

吗?1000000100000与0-filling启发式

吗?1111011111011与1-filling启发式

这上述启发式填充方法应用于项目中,和节能测试生成的结果,约20%的平均功率转移和10%的峰值变化功率减少停留在故障模型,平均峰值功率和20%捕获10%功率减少了转换断层模型。可以做更多的实验与低功率测试压缩减少模式产生的力量。

模式验证流

verilog TetraMAX可以生成模式(表/单),verilog(并行或串行),硬件描述语言(VHDL),保修期内/ WGL,二进制和其他格式。

模式验证的目的是:

吗?保证图书馆之间的一致性测试生成和仿真环境

吗?只有当图书馆对模式模拟可以通过相同的行为描述。

吗?工具或算法的缺陷是免费的

吗?生成的模式是正确的逻辑匹配与扫描插入的网表。输入向量产生预期的输出响应通过DUT逻辑,然后与模式响应值。

吗?不完整的DFT TetraMAX提供的信息必须固定。

吗?生成模式来完成他们的任务没有超出限制。

吗?模式生成的位置是必要而生成的所有不合适的位置是可以避免的。例如,极端的时间关键路径,错误的道路,国际米兰——时钟路径下速度测试需要提供。时钟,设计结构和时间相关异常信息模式代应该考虑完全和准确地生成工具。

吗?错误免费保修期内程序文件(SPF)

吗?销限制、WFT波形、测试控制信号可以错误由于人工干预会导致仿真失败。

吗?最小古典检查程序建议,比如当test_mode应该宣称,scan_en信号应该分配给不同的国家在不同的过程。公羊可以绕过或行为模式所取代,OCC正确设置为不同的测试目的。Test_setup过程需要初始化所有参数正确。

吗?刚果民主共和国违反清洁之前生成和不会影响模式模拟。

吗?仿真参数配置必须是准确的。

只有满足上述所有因素,所有模式模拟可以被定义为完全成功,将显示在吃真的找到缺陷芯片[12]。

TetraMAX模式数据,生成testbench使用write_pattern命令生成时间。TetraMAX生成直接模式验证(STILDPV) testbench,保修期内使用STILDPV数据库。Verilog第一大国testbench直接模拟和验证测试模式结合使用时一个IEEE Std。1364 -兼容的Verilog语言模拟器支持静态PLI绑定。PLI基金会支持Verilog所需第一testbench制服在IEEE标准1363 - 1995。如图6所示的模式验证使用VCS执行。

Verilog第一testbench生成一个定时的刺激事件流,还代表了输入事件,扩大在必要时代表生命的完整功能行为数据和省略任何冗余事件(事件驱动输入相同的值之前宣称)[13]。

当模拟响应不同意测试数据,显示仿真模拟器发出失配误差时间和保修期内的数据上下文(向量数量,最后看到的,标签和模式名称),找出失败的原因,你可以通过仿真跟踪部分导致了不匹配,并显示详细信息,如标签语句,保修期内向量计算,模式变化和波形表引用的变化。您还可以使用标准的Verilog仿真工具,如波形显示扫描不寻常的模拟条件。

编制仿真程序获取数据直接从仍然仿真运行时数据文件。你还可以改变或修改数据文件,然后使用新数据在同一模拟器不重新编译仿真程序。

的关键优势Verilog第一项可以概括,由于不需要中间数据格式翻译,没有影响,因此内存磁盘空间和时间都是保存。此外,一个模式文件可以同时供给两个来源使用,仿真验证和测试。最后,实现易用性还因为没有体力劳动参与格式翻译。Verilog第一项实际上扮演的角色一个接口程序还在翻译格式数据实际刺激可被模拟工具。

Verilog第一大国testbench将数据转换成模拟当调用STILDPV_setup美元()的任务是由通信模拟元素,然后使用一个具体的名字出现在该模块。这些元素必须被读和写可以从PLI任务。生成与Verilog simv第一testbench,调用VCS与下面的风投- r - -full64 + acc + 2 + libext + tsbvlib +定义+ tmax_vcde + vc + vcdpluson + define_tmax_parallel - p stildpv_vcs。选项卡libstildpv。test_bench_stildpv。v netlist_design。v - v图书馆。tsbvlib - l log_file_compilation。日志-debug_pp。/ simv - l log_file_simulation.log

使用上述流程,仿真的执行仍然存储模式。如果观察到的不匹配,它必须解决和清洁模式发送吃抓住真正的缺陷没有任何失败。

停留在模式验证结果,iddq和过渡模式生成与权力意识到(MT -填充)努力完成,所有的模式都是干净没有任何不匹配和错误。

结论

这个项目和论文的主要目标是理解和表达的可测试性设计在ASIC流。扫描插入、生成时间、权力意识到生成和验证的所有类型的生成模式按DFT执行项目计划。

所有生成的结果,节能测试生成和验证的马克和评为优秀专家。几个权力意识到生成领域的研究工作可以通过开发更有效的算法和方法。也为低功率设备DFT是非常复杂的,因此可以研究领域。

承认

我欠我深深的感谢我的外部引导Nirav先生Nanavati(技术领先,DFT - ASIC, eInfochips Pvt Ltd .)指导我在项目的每一步。我感谢很多内部指导教授Bhavesh索尼(助理教授,电子系&沟通,美国诉Patel工程学院Kherva)。他点燃我心中新的想法在演示和提供指导在我整个m .科技项目。我还想感谢eInfochips印度分公司,为他们的帮助提供所需的商业工具像TertaMAX, DFT编译器,风投公司,在我的实验中使用。

表乍一看

表1

数据乍一看


图1	图2	图3

图4	图5	图6

引用

Synopsys对此“设计编译器(DC)用户指南”版本:F - 2011.09 SP2。2011年12月。
Synopsys对此“编译器的可测试性设计(DFT)用户指南》版:G - 2012.06 SP5。2012年9月。
Synopsys对此“TetraMAX用户指南”版本:D - 2010.03 SP5。2010年10月。
IEEE标准测试界面语言P1450.3(生命)。由:保修期内工作小组的测试技术标准委员会。
肯尼斯·m·巴特勒Jayashree Saxena托尼Fryars格雷厄姆·海瑟林顿Atul Jain杰克刘易斯“最小化能耗在扫描测试:模式生成和DFT技术”国际测试会议,IEEE 2004
陈怡如Augusli Kifli,陈怡如Chen -蔡,kc吴在“实际DFT方法对于复杂的低功耗设计“未发表的论文
Synopsys对此白皮书”实现端到端的低功耗Multi-Voltage方法论”2007年4月
c·p·Ravikumar x m . Hirech,温家宝在“测试策略为低功率设备”DATE08 2008 EDAA
曾Chao-Wen施予黄。“QC-Fill: X-Fill Quick-and-Cool扫描方法测试”DATE09 2009 EDAA
纳比尔Badereddine,帕特里克·吉拉德哔叽Pravossoudovitch,基督教Landrault Arnaud Virazel。在“扫描测试:测试期间减少峰值功耗模式修改X填补启发式”IEEE 2006
小青温Kajihara (Seiji Miyase浩平表示,铃木达29岁大和,帕特里克·吉拉德Yuji Ohsumi Laung-Terng王。“一个新颖的骗局,减少对高质量电源噪声——速度扫描测试”国际会议2007年IEEE测试
Synopsys对此“VCS用户指南”版本:Y - 2006.06 SP2。2008年3月。
Synopsys对此“测试模式验证用户指南”版本:D - 2010.03 SP5。2010年10月。synopsys对此。