比较分析和有效的VLSI实现冷杉过滤器

马赫什•Kadam1基肖尔Sawarkar2, Sudhakar Mande3

PG的学生,电子与电信部门,拉吉夫·甘地科技研究所,孟买大学,India1
助理教授,电子和电信部门。,Rajiv Gandhi Institute of Tech., Mumbai University, India2
副教授,电子称,鲍斯高技术研究所,孟买大学,India3

文摘

在本文中,我们目前适合area-delay高效的优化设计的实现有限脉冲响应(杉木)过滤器现场可编程门阵列(FPGA)。架构优化在MATLAB / Simulink环境中完成,硬件描述语言(HDL)网表由系统发电机使FPGA仿真,也作为设计输入芯片实现。数字滤波器的设计特点是最小临界路径和延迟,低成本和降低复杂性。考虑以上参数不同的体系结构实现如transpose-form管线式过滤和并行处理。结果显示了最大频率比较,资源利用率和减少延迟

关键字

现场可编程门阵列(FPGA),有限脉冲响应(杉木)滤波器,系统发电机。

介绍

有限脉冲响应(杉木)数字滤波器广泛应用于各种数字信号处理(DSP)的应用程序。随着发展超大规模集成(VLSI)技术即为DSP可重构硬件[1]多年来已变得越来越受欢迎,FIR滤波器的实现最高工作频率,减少延迟和资源利用率已成为更多的要求。自实现增长的复杂性与过滤器的顺序。我们提出设计优化area-delay高效数字滤波器在FPGA的实现。

在本文中,我们使用图解法实现低通数字滤波器MATLAB / Simulink环境优化。系统发电机用于生成硬件描述语言(HDL)网表创建仿真试验台。各种体系结构实现每一个人都有自己的优势和局限性取决于优化参数如速度(最大频率)和延迟,区域(资源)。主要目标是减少关键路径增加时钟速度,介绍管道锁资源利用率和并行处理提高吞吐量。下一节给出了FPGA对数字信号处理的好处。进一步讨论滤波器/架构设计和实现方法。最后,结果和讨论。

FPGA对DSP

现场可编程门阵列(fpga)是大规模并行结构包含一系列统一的可配置逻辑块(CLBs),内存,DSP片和一些其他元素。数字信号处理在一个FPGA的主要优点是能够实现适应匹配系统需求[2,3]。这意味着在多个通道或高速系统中,您可以利用设备内的并行性来最大化性能。非常高速I / O进一步降低成本,最大化数据流从输入到最终输出的处理链。

FPGA时钟为基础,所以每个时钟周期都有潜在的能力来执行数学运算的输入数据流。架构优化技术讨论了r·南达h杨和D。·马尔科维奇[4]。摘要他们实现DSP与应用程序的元素在area-delay-power结果改进优化。

冷杉的过滤器实现使用快速冷杉算法(FFA)减少硬件复杂性[5]。修改设计使用分布式算术(DA)还提供了一个方法multiplier-less实现DSP系统uisng查找表(附近地区)和移动装置蓄电池,从而可以节省大量的硬件资源。

滤波器的设计

Matlab / Simulink Xilinx块组用于设计数字滤波器,我们设计20利用低通equiripple冷杉过滤器。图1显示了FDA工具用于生成滤波器系数。表1给出了滤波器系数和图2所示。MATLAB / Simulink模型显示直接形式。

表1。过滤器规格20-tap低通数字滤波器

采样频率Fs 16赫兹

通带频率Fp 4 KHz

阻带频率Fs 6赫兹

通带波纹1 db

阻带衰减80分贝

系数:

h (0) h (19): 0.0000098268734706606268 h (5), h (14): 0.046999179441012465

h (1), h (18): 0.01210296180520685 h (6), h (13): 0.013671503990902348

h (2), h (17): 0.02015066454428744 h (7), h (12): -0.11554182402944252

h (3), h (16): -0.014925184544154859 h (8), h (11): 0.073505754581500438

h (4)、h (15): -0.023724243968388629 h (9), h (10): 0.50670388469692507

在这个模型中,我们考虑乘数延迟两种进行分析。系统发电机块(红色标志)产生高密度脂蛋白网表并创建试验台对FPGA设计实现。为每个方法有不同的模型设计和实现。

设计实现

生成的HDL代码使用Xilinx合成技术合成(XST),生成综合报告。设计由翻译,实现地图和地点和路线。最后生成的可编程的一些文件程序FPGA SPARTAN-6 (XC6SLX25-2FTG256C)和设计验证使用ISIM Xilinx模拟器。图3显示了FPGA的设计流程。

数字滤波器通常用于信号处理的应用程序。图4显示了一个有限脉冲响应(杉木)滤波器在著名的直接形式[6]。

在高速信号处理应用程序中,过滤不可取的直接形式,其关键路径,对应的最大计算延迟生成一个输出,包括许多计算元素导致了延迟。此外,这个计算延迟的数量增加而水龙头直接形式的过滤器。

转置的形式克服了上述计算延迟的问题。如图5所示转置形式,延迟元素处理每个之间插入输出路径和乘法器/加法器对。这是如此,关键路径在过滤器包括乘法器和加法器,导致最大计算乘法和加法延迟发生。此外,这样的计算延迟并不取决于长度,或敲击的次数,过滤器。

转置形式滤波器的缺点之一是,过滤器的乘数目前大量在滤波器的输入电容性负载,导致一个重要的输入延迟和大量的能耗水平。功耗时便成了一个主要问题影响过滤器的选择包装,包装变得昂贵的如果它需要散热效率。此外,电容性负载与过滤器阀门的数量增加,因此需要使用缓冲区来提供一个水龙头的数量的电荷量成正比。一种转置过滤器的另一个缺点是,因为延迟元素处理滤波器的输出路径,这些延迟的元素,通常移位寄存器,相对比较大,对那些在直接过滤形式,以适应相对较长的长字符串代表的产品输出路径。如此大的延迟元素是相对昂贵,贡献更多的功耗过滤器。

另一种类型的冷杉过滤器采用著名的管线式架构和并行处理[6、7]。管线式(割集以)并行FIR滤波器&冷杉过滤图6所示。

如转置过滤形式,计算延迟上述过滤器是独立的过滤器阀门的数量。然而,额外的延迟元素被插入过滤器来减少计算延迟和输入电容性负载,但会导致一个点球的增加延迟。延迟:第一个输出数据的可用性的差异管线式系统和连续系统。添加延迟元素后加法器就使D触发器的逻辑块(片)的FPGA。所以,这不会增加区域实施。上面的特殊类型的管线式方法称为可爱以k = 1。

并行处理和流水线技术都是相对的:如果一个计算可以安排,它也可以并行处理。并行处理提高了采样率通过复制硬件这几个输入可以并行处理和几个输出可以在同一时间产生。有效的采样速度增加了并行性的水平。复制硬件导致更多的资源利用率,但与降低延迟和提高关键路径直接形式冷杉过滤器。

结果和讨论

结果获得数字滤波器(低通滤波器可以),不同的体系结构。

表2结果

图7显示了更好的资源利用率管线式过滤器,我们引入延迟元素之间的蛇,如果我们看到片/逻辑块由附近地区& D-f / f引入延迟意味着使触发器。所以,它不会影响区域在FPGA。减少关键路径方法及时输入-输出之间的最长路径元素或最长路径之间的输入和延迟。参考图8转置形式给出了最小临界路径图5所示最长路径是TM +助教(TM:时间由乘法器和助教:时间由加法器)/直接形式即TM + (n - 1)助教(N-tap)。再次管线式&并行滤波器计算时间短。

时钟频率结合关键路径如图9所示的最大频率。转置形式和管道过滤器频率是最大而又必须有资源利用率等参数之间的妥协,等等。

结论

分析结果如表2我们可以说转置形式更好的最大频率和短延迟,但当我们讨论限制,由于电容性负载滞输入和能耗的问题。资源利用级联滤波器即少数量的人字拖和查找表(附近地区)的处罚增加延迟。并行处理增加吞吐量结果显示三个级别的并行性意味着三个样品处理在一个时钟周期内即采样频率增加。使用管道和并行处理的能耗可以进一步降低。

表乍一看


表1	表2

数据乍一看


图1	图2	图3	图4	图5

图6	图7	图8	图9	图10

引用

K.K.Parhi。VLSI数字信号处理系统:设计和实现。威利,1999年。
R。Tessier, W。布勒松”,数字信号处理的可重构计算:一项调查”,超大规模集成信号处理杂志》28日7-27,2001年。
马赫什•Kadam KishorSawarkar”,概述DSP算法的高效实现可重构硬件”,IOSR工程杂志》(IOSRJEN), ISSN (e): 2250 - 3021, ISSN (p): 2278 - 8719年,04卷,02年,| | V5 | | PP 34-43, 2014年2月。
r·南达h杨,D.Markovic。在MATLAB / Simulink环境中DSP体系结构的优化。出现在2008年的超大规模集成电路研讨会,2008。
Krishnapriya P。N, ArathyIyer,“权力和区域高效实现并行FIR滤波器使用远期运费协议和DA”, IJAREEIE,卷2,特殊问题1,2013年12月。
k . Azadet“数字滤波器实现零延迟的管道架构”。U.S. Patent No. 5,983,254. 9 Nov. 1999.
研究。曹和k . Choi Area-efficient并行FIR数字滤波器结构对称运算快速冷杉算法的基础上,“IEEE反式。中国非常大。(VLSI)系统。,vol. 20, no. 2, pp. 366–371, Feb. 2010.