设计和分析低功率的压缩机

S.Karthick¹,S.Karthika²,S.Valarmathy³

助理教授,ECE、Bannari安曼理工学院,Sathyamangalam,印度
PG学者,M。EVLSI设计、ECE、Bannari安曼理工学院,Sathyamangalam,印度
教授,ECE、Bannari安曼理工学院,Sathyamangalam,印度

文摘

电源管理已成为一个伟大的关注由于增加多媒体设备的使用。乘数是主要的能源消费在这些设备。3 - 2、4 - 2和5 - 2压缩器是许多应用程序的基本组件等部分产品在乘数求和。在本文中,各种类型的压缩机设计。不同的逻辑风格的XOR-XNOR盖茨和多路复用器与现有CMOS逻辑。通过晶体管XOR-XNOR盖茨和多路复用器的实现电路达到低功率晶体管数人数较少。该压缩机结构可以使用的各种组合构建XOR-XNOR盖茨,和多路复用器电路晶体管级实现。基本性能的压缩机与这些低功耗架构XOR-XNOR盖茨和MUX块发现高效的区域和力量。因此,提出8 x8-bit华莱士树乘法器的设计使用这个提议压缩机和权力的结果与传统的华莱士树乘法器的设计。拟议的华莱士树乘数使用这些压缩机达到大量的权力比常规华莱士树乘数。 The designs are implemented and power results are obtained using TANNER EDA 12.0 v tool.

关键字

压缩机、乘数、XOR XNOR,华莱士树多钳子。

介绍

最近的趋势在增加灵活性和性能在小型手持移动通信和移动设备,在我三个推力领域。e速度、面积和力量,速度已经成为现代VLSI设计中的意义。并行使用乘数加速处理器相比,连环乘数[1]。

有两种基本方法来提高并行乘法器的速度,其中一个是布斯算法,另一个是华莱士树压缩机或计数器[2]。

乘法器架构可分为三个阶段,(1)部分产品生成阶段,(2)部分产品阶段,(3)最后阶段。乘数期间需要大量的电力和延迟部分产品。对于高阶乘法,更多数量的蛇或压缩机是用来执行部分产品除了[3][4]。蛇的数量最小化通过引入不同的高阶压缩器。

压缩机逻辑基于完整的柜台加法器的概念。压缩机可以被定义为一位加法器电路,四/五/六/ 7输入三输出[5]。压缩机的基本要求高速乘数。压缩机的效率是成正比的速度、面积和功耗的乘数。[6][7]

本文使用各种XOR-XNOR压缩机设计,2:1多路复用器和晶体管级实现架构。通过使用这些设计,分析了权力和延迟和华莱士树乘数使用高性能电路设计。

本文的组织结构如下:第一节是压缩机的介绍。乘数在第二节介绍了。华莱士树和现有的方法是在第三节讨论。压缩机的结构是在第四节讨论。第五节处理结果和讨论。最后给出了论文的结论部分6。

乘数

基本的乘数由三部分组成(i)部分产品代(3)部分产品加法和(iii)最后添加。乘数本质上包含两个操作数,被乘数“Y”和乘数“X”和生产一个产品。在第一阶段,被乘数和乘数增加一点点地生成部分产品。第二阶段是最重要的阶段,最复杂的决定的速度总体乘数增加这部分产品生成产品“P”。

本文专注于这一阶段的优化。这一阶段包括所有的部分产品。华莱士树高速度设计、施工方法通常是用来添加部分产品以树形方式为了生产的部分产品可以添加两行最后一个阶段。

华莱士树乘数

一个快速的过程两个数字是由华莱士的乘法。由三个步骤使用华莱士方法用于两个数字的乘法;形成的产品。产品矩阵简化为一个两行矩阵,行之和等于总和的一些产品,和一些产品的两个结果行总结与快速加法器(压缩机)来产生最终产品。图1所示。显示了基本的华莱士树乘法器结构。

在华莱士树方法,三个单位信号被传递到一位全加器电路叫做三个输入华莱士树,和输出信号(总和)是提供给下一阶段完全相同的加法器,和携带输出信号被传递到下一个阶段完全相同的加法器没有,和携带输出信号提供给下一个阶段的全加器位于一点更高的位置。

上面的图2。显示了14 T完整条用于现有设计华莱士树的乘数。通过使用这个完整的加法器电路,功耗高,延迟期间增加部分产品阶段。

压缩机主要用于降低功耗在部分产品除了阶段和关键路径延迟也高度降低。

不同类型的压缩机结构

不同压缩机逻辑基于计数器的加法器的概念。压缩机被定义为单个位加法器电路,有超过三个输入完整的加法器和少数量的输出。

在拟议的架构图6所示,这一事实XOR和XNOR值计算是有效地用来减少延迟通过替换第二个XOR MUX。这是由于选择的可能性一点MUX块之前输入的应用。因此所花费的时间开关晶体管的关键路径是高度降低。

一个2压缩机

4的4 - 2压缩器输入(x1, x2, x3和x4)和2输出(总和&携带)以及入库(Cin)和一个便携(Cout),如图3所示。输入Cin周边低的输出重要的压缩机。Cout是输出到下一个重要阶段压缩机。

它包含两个3 - 2压缩器(完整的蝮蛇)系列和涉及的关键路径4 XOR延迟在图4所示。另一种实现图五所示。这个实现是更好,包括三个XOR的关键路径延迟,因此减少关键路径1 XOR延迟。

输出Cout,独立于输入Cin加速携带保存部分产品的总和。

B 5:2压缩机

5 - 2压缩机是另一个广泛使用的构建块高精度和高速乘数。5:2压缩机的基本框图图7所示,其中有7个输入和四个输出。五个输入是主要的输入x1, x2, x3, x4和x5,另两个输入cin1and cin2接收它们的值从一个二进制位顺序的邻国压缩机低的意义。

在5 - 7输入压缩机的所有有相同的重量。压缩机能产生一个输出相同重量的输入,和三个输出cout1 cout2,加权一点二进制高阶。

上面的输出基本5:2压缩机下面,

在建议的体系结构的变化,在每个阶段有效地使用生成的输出。获得有效的输出,几个XOR阻塞被XOR取代MUX块。建议的体系结构的有效利用这些输出电路中使用多路复用器在选择阶段。在这个额外的逆变阶段也取消了。这有助于减少延迟,电力消耗和晶体管的数量。

上述fig.10显示XOR-XNOR用于设计的结合取得压缩机。

C晶体管级实现

1)2压缩机:2压缩机设计的最初一个错综复杂的连接两个3:2的压缩机,如图4所示。四xor的结构有一个延迟。结构的优点在于其免费携带,把前一阶段不传播到下一个阶段。2压缩机的设计新颖xor和多路复用器(MUX)作为构建块。

然后使用XOR-XNOR 2压缩机设计电路。通过使用,电路的功耗降低,延迟是最大减少相比传统压缩机电路。

晶体管级的实现如下所示。最佳的小区域,低功率和有效吞吐量XOR设计提出了。XOR设计提出了没有电力供应,称为XOR无能为力。因此,4 - 2和图5 - 2压缩器实现最低限度的分别为20和30个晶体管。

仿真结果

逻辑门在传统或互补CMOS由一个NMOS下拉和一个双PMOS牵引逻辑网络。此外,通过盖茨或传输盖茨经常用于实现多路复用器,XOR-gates,有效地和人字拖。在这个逻辑风格,XOR和XNOR输出将生成与常规CMOS实现6晶体管的晶体管数量在每一个单元,在图13和XOR-XNOR的输出所示

拟议中的3 - 2压缩机结构在图15所示。3 - 2压缩器使用不同的XOR-XNOR盖茨和多路复用器电路设计和功耗是获得这些压缩机架构。3 - 2给出了压缩机的输出功能

拟议中的4 - 2压缩机使用XOR-XNOR盖茨和多路复用器模块设计。不同风格的XOR-XNOR减少数量的晶体管数已被用于分析功耗。4 - 2压缩器使用不同的XOR-XNOR盖茨和多路复用器电路设计和为这些压缩机功耗是架构。提出4 - 2压缩器体系结构在图16所示。

传送门基本上是用来避免逻辑退化。nMOS通过逻辑低很有效,但会降低高逻辑,而管理办公室通过逻辑高满意但降解逻辑低。为了克服上述问题,盖茨传输使用。这里nMOS和pMOS与源和漏终端都连接在一起。基于这种逻辑2:1多路复用器是设计图17所示。这个设计需要完全6晶体管。

修改8×8乘法器架构基于华莱士树,有效的权力和规律没有显著增加延迟和面积提出了。在这里,部分产品使用和盖茨生成。修改后的华莱士树用于添加这部分产品。生成部分产品实现的并行性进行“与”操作的第一位(LSB)乘数与被乘数碎片。第二部分产品进行“与”操作生成的第二个乘数与被乘数位比特进行由一个零。第三部分产品进行“与”操作获得的第三个乘数与被乘数位位之前双零。

结论

本文专注于低功耗压缩机用于设计华莱士树乘数。传统的华莱士树设计14个晶体管加法器单元与拟议中的3 - 2相比,4 - 2和5 - 2压缩机设计风格与不同的逻辑。在该方法能耗高降低,晶体管的数量也减少了。由于压缩机,华莱士树乘数的面积和速度增加到24%。发现这是一个有效的华莱士树乘法器的设计方法。

确认

作者非常感谢电子与通信工程系,Bannari安曼理工学院,Sathyamangalam支持呈现执行这项工作。

引用

s . Veeramachanemi k .克里希纳l . Avinash S.R. Puppola M.B.斯,”小说架构为高速和低功耗3 - 2、4 - 2和5 - 2压缩机,“IEEE Proc。橙汁VLSlD ' 07年,页324 - 329,2007。
c . h . Chang j .顾m .张“超低压低功耗CMOS 4 - 2和5 - 2压缩机快速算术电路”IEEE电路和系统I:普通文件,体积51岁的10个问题,2004年10月页面(s): 1985 - 1997。
s . f .萧m . r .江和j·s .叶”高速低功耗设计3 - 2计数器和4 - 2压缩器快速乘数,“电子。列托人,34卷,不。4、341 - 343年,1998页。
Bui, h . t . y . Wang和江y,“低功耗设计与分析10-transistor完整条使用小说XOR-XNOR盖茨“IEEE反式。电路系统。二世,49卷,页25 - 30,2002年1月。
r·齐默尔曼和W。Fichtner”,低功耗逻辑风格:CMOS和通过晶体管逻辑,“IEEE j .固体状态电路,32卷,第1090 - 1079页,1997年7月。
Nabihah Ahmad Rezaul哈桑,“XOR-XNOR盖茨的新设计低功耗应用”,设计,ICEDSA, 2011。
Bui,挂Tien A.K. Al-Sheraidah,只要王,“新4-transistor XOR和XNOR设计”学报第二IEEE亚太会议asic 2000 pp.25-28。
Jyh-Ming Wang Sung-Chuan方Wu-Shiung风,“新型高效设计XOR和XNOR功能的晶体管级,“IEEE固态电路,杂志29卷,没有。1994年7月7日pp.780 - 786,。
伊藤Niichi, Yuka Naemura, Hiroshi牧野,Yasunobu Nakase, Tsutomu俊井和Yasutaka Horiba,“600 - mhz 54 x 54-bit乘数与Rectangular-Styled华莱士树”,JSSC,卷。36岁的没有。2、2001年2月。
K。罗伊和南卡罗来纳州普拉萨德,“低功耗CMOS超大规模集成电路设计,”威利,2000年。