控制器跟踪调试边界扫描寄存器的设计与实现

Manjunath t.n.先生¹，苏尼尔t.d.²， m.z Kurian博士^3.伊姆兰·拉希德⁴

PG学生[超大规模集成电路和嵌入式系统]，斯里悉达多理工学院，图姆库尔，卡纳塔克邦，印度
印度卡纳塔克邦图姆库尔斯里席特哈尔塔理工学院欧洲经委会系助理教授
印度卡纳塔克邦图姆库尔斯里悉达多理工学院ECE系HOD
印度卡纳塔克邦班加罗尔m.s.a ramaiah高级研究学院EEE系助理教授

摘要

本文旨在使用JTAG对任意n位控制器进行跟踪和调试，这里的控制器核心跟踪使用JTAG (Joint Test Action Group)接口设备。JTAG是一种先进的DFT技术，用于测试ASIC，因此有各种技术用于此目的，但选择JTAG是因为其内置状态机的独特功能，可以用于与设备以及测试设备的接口和显示单元。

关键字

JTAG,DFT，测试

介绍

边界扫描体系结构的基本要素及其对集成电路器件设计的影响。随着微电子技术的飞速发展，集成电路越来越复杂，功能越来越多，性能越来越高，但复杂芯片的测试难度也越来越大，为了降低测试成本，必须在芯片设计阶段加入DFT (Design For teststability)电路。

该体系结构定义了用于调试和测试的硬件和软件。该体系结构被IEEE组织批准为IEEE l149.1协议，是DFT技术的里程碑事件。本文通过对设计体系结构和DFT方案的分析，提出了一种对IEEE l149.1标准JTAG控制器进行功能增强的方法。除了传统的边界扫描测试外，该增强型JTAG控制器还可以控制内部扫描测试，特别是提供片上实时调试功能，方便软件开发。

在此过程中，与传统的测试和调试方法相比，测试和验证设计所花费的时间至少减少20%，从而降低了设计成本。

边界扫描体系结构的动机

本文的动机是关于使用JTAG的任何n位控制器的跟踪和调试，这里的控制器核心是使用称为JTAG(联合测试行动组)的接口设备跟踪的。由于JTAG是一种新兴的、先进的用于测试专用集成电路的DFT技术，几乎在每个控制器应用中都可以使用JTAG端口，因此基于JTAG的控制器都是设计出来的。

在本文中，对JTAG特性的增强包括优化速度和频率。具有核心的JTAG接口的设计和波特频率的匹配是一项颇具挑战性的任务。因此，与以前版本的JTAG接口相比，尝试提高速度和性能。解决方案在FPGA上构建与JTAG控制器和原型的正确接口。所有的流程和设置都是在FPGA上的系统中构建的。

在电路中，用钉床进行测试越来越不可行。分而治之的策略，钉床测试仪让我们在电路中的组件，好像他们实际上是独立的。平面封装芯片封装的表面贴装技术取代了双封装，因为需要通过降低封装在地平面上的高度来降低PCB中的电感。

电路内钉床技术依赖于对电路板上所有设备的物理访问。对于镀通孔技术，通常通过将测试着陆点“着陆点”添加到板的“B”侧(即板的焊接侧)的互连中来获得。在较高的数字时钟速率下，电路板电感是一个特别的电气问题。

新器件的出现意味着制造商开始将组件放在电路板的两侧，即“A”侧和“B”侧。表面贴装组件的引线之间的间距变小导致互连之间的物理距离相应减小。它严重影响了将钉子精确地放置在目标测试场地上的能力。整个接入问题因多层板的发展而复杂化。

关于边界扫描架构的建议工作

针对控制器跟踪和调试边界扫描寄存器的设计和实现，本文提出的方法如下所示。系统将采用Verilog描述语言进行设计和描述。然后，这些描述将通过标准的Xilinx ISE 13.1设计工具套件进行处理。综合、放置、路由和位流(FPGA物理编程信息)生成将在此之后完成。然后将设计移植到FPGA上，并通过Virtex-5 FPGA的仿真验证FPGA实现的正确性。

用于指令寄存器的时钟。更新，移位，捕获是FSM的状态信号，它们可以切换到高或低，因为它们是FSM的一部分。启用TDO是测试数据输出信号，应该是2位值，以启用Tap控制器的输出。State和next State是代表状态值的3位FSM状态信号。Scan in是用于扫描寄存器的扫描信号，它应该在TDO输出中跟随。由于处于扫描阶段，数据输出应遵循红外扫描输出和红外扫描寄存器相同的信号。

边界扫描寄存器的集合被配置为平行进、平行出移位寄存器。并行加载操作，称为捕获操作，使设备输入引脚上的信号值加载到输入单元格中，并将从核心逻辑传递到设备输出引脚的信号值加载到输出单元格中。一种称为更新操作的并行操作导致输出扫描寄存器中的信号值通过设备输出引脚传递出去。

数据也可以以串行模式围绕移位寄存器进行移位，从称为“测试数据输入”的专用设备输入引脚开始，到称为“测试数据输出”的专用设备输出引脚结束。测试时钟TCK通过另一个专用的设备输入引脚输入，操作模式由专用的测试模式选择串行控制信号控制。

边界扫描路径

边界扫描寄存器元素对核心逻辑的功能没有任何贡献。边界扫描路径与设备功能无关。扫描路径的值为单板级。本发明通过使用JTAG端口提供一种在调试模式下与CPU通信的方法，结合了现有技术的最佳技术。JTAG逻辑中需要两个额外的测试数据寄存器以及CPU接口控制逻辑。

第一个添加的JTAG测试数据寄存器称为调试数据寄存器。它接收来自JTAG测试数据输入的串行数据，并在JTAG Update DR状态后将其传输到CPU。它还装载了来自JTAG的CPU的数据，Capture-DR声明，当下一个数据被屏蔽时，数据可以连续地移出。该寄存器也是CPU寄存器集的一部分，但仅当CPU处于特殊的调试操作模式时可用。

第二个JTAG测试数据寄存器提供了此实现所需的附加状态和控制。这个寄存器叫做调试状态寄存器。断点请求——一个请求无条件断点的控制位。准备-一个状态位，它指示CPU试图从调试数据测试数据寄存器读取指令或数据。冻结表示CPU处于调试模式的状态位。调试模式使能一个控制位，使CPU的调试模式。

CPU接口控制逻辑和通信协议允许JTAG串行接口的全双工操作。CPU接口解码CPU访问调试数据寄存器的指令或数据，并在调试状态寄存器中设置就绪位。当JTAG TAP控制器进入更新DR状态，选择调试数据寄存器时，接口提供一个确认握手返回CPU，表明数据是有效的，读取周期可以终止。当CPU写入调试数据寄存器时，它还向CPU提供一个确认。

该协议要求JTAG测试访问端口(TAP)控制器不能访问调试数据寄存器，直到CPU试图从调试数据寄存器读取指令或数据。这是由调试状态寄存器中断言的冻结位和就绪位定义的。该协议还要求CPU在读取调试数据寄存器之间不能执行多次写入调试数据寄存器的操作。

就像在任何用ASM语言编写的嵌入式应用程序中一样，如果程序规模较大，程序员寻找bug就会变得乏味，所以如果程序员能够定位他/她出错的确切位置，就更容易找到bug。记住这一点，控制器的核心程序计数器，寄存器和控制器的所有端口都被监控，使用JTAG和这些端口的所有内容被转储到GUI上，该应用程序的GUI是由KEIL软件解决方案开发的。

不仅是发现错误的过程控制器还ASIC测试是可行的,现在这个应用程序是通过BSR(建于JTAG边界扫描注册),只有额外的东西到添加两个额外的调试状态和调试数据登记注册界面的控制器核心,调试状态寄存器4控制信号来控制控制器操作和调试数据是为了把核心外围设备内容和显示到GUI。

因此，整个操作只使用一个内置状态机，从而消耗更少的硅和更少的引脚，该方法结合了两项专利的想法。

实现

本节将介绍边界扫描寄存器的实现。主输入信号和主输出信号由称为边界扫描寄存器的多用途存储元件补充。设备主输入上的单元称为输入寄存器，主输出上的单元称为输出寄存器输入，输出是相对于设备的核心逻辑的。

合成结果:

仿真结果

优势

1.使用菊花链架构进行多个块的并行接口更容易。

2.由于内置的JTAG TAP控制器，测试和调试更容易。

应用程序

1.微处理器中的调试端口。

2.微控制器调试接口。

3.调试ARM中的端口。

4.用于任意n位控制器的调试端口。

控制器特点

1.全静态CMOS设计微控制器

2.内部振荡器的频率范围为24-42MHz。

3.64K字节的系统内可编程Flash应用程序

4.256字节的内部RAM

5.8K字节的辅助/外部RAM

6.8个8位双向端口

7.一个实时时钟(RTC)

8.从闰年开始计算

9.告警设置特性

10.节能特性

11.一秒时钟作为中断源。

12.两个16位定时器/计数器

13.一个可编程串行UART通道

14.一个主SPI端口

15.1个主I2C端口

16.七种中断源

17.硬件堆栈的256字节深度

18.直接、间接和相对寻址模式

19.上电复位(运动)

20.50ns程序内存的读访问时间

21.Flash存储器(ICFMPU)的在线串行编程

22.代码保护

23.完全兼容行业标准MCS-51

24.低功耗，高速CMOS闪存技术

25.低功率和低电压操作

26.封装类型:80引脚TQFN

结论

本文提出了一种对标准IEEE 1149.1 JTAG控制器的增强方法。增强后的JTAG控制器除了传统的边界扫描测试外，还可以控制卡在扫描、内存BIST和高速物理层测试等所有测试功能，并且进一步的片上调试功能也集成在增强的JTAG控制器中。因此，增强的JTAG控制器可以降低芯片成本，方便软件开发和调试。所提出的方法将在FPGA上实现，并对面积、速度和功率进行优化。

边界扫描已经在verilog中成功实现。所有其他区块将被开发和集成，以获得最终的输出。

参考文献

- IEEE1149.1测试总线控制器IP核的设计-朱敏，杨春玲，张鹏丽。
一种JTAG边界扫描接口控制器的设计与实现
一个高速减少引脚数的JTAG接口- Lee Whetsel。
在线设计缺陷检测:RTL分析，灵活的机制和评估-Kypros Constantinidesz Onur Mutlux Todd Austinz。
通过jtag1149接口控制设备的软件应用程序的内部结构-Igor Ilyin, Rostislav Grushvitsky
基于JTAG IEEE 1149.1标准接口的垂直集成测试方法——Kamalesh N. Ruparel, Cary Chin和Jeff Fitzgerald
胡学良，张春，王志华，jtag技术的发展与应用，微电子学Vol.35, No.6, 2005, pp.624-630
吴浩，刘鹏，基于JTAG架构的DSP处理器调试接口实现，计算机工程，Vol.31,No. 11, 2005，第228-230页
基于边界扫描技术的测试接入系统[S]， 2001
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