设计和实现FPGA的高速8位吠陀乘数

B。Madhu拉莎¹,b . Nageswar饶²

电子和通信工程的学生,部门,Sree罗摩教育社会团体机构,Tirupati, Chittoor Dist,美联社、印度
电子和通信工程学系助理教授,Sree罗摩教育社会团体机构,Tirupati, Chittoor(距离),美联社、印度

文摘

一个8位吠陀乘数是改进的传输延迟与额外的可预测的乘数。我们雇用了8位桶移器只渴望一个时钟周期的“n”数量的变化在我们的预计的设计。安排和检查使用FPGA实现和伊势模拟器。中央部分是在Xilinx Spartan-6家庭xc6s1x75T-3-fgg676 FPGA实现。传输延迟的对比是摘自合成和静态时间报告。结构设计可能达到传播延迟6.781 ns的桶切换为基础选择模块和乘数。

关键字

吠陀乘数;桶移器;FPGA;传播延迟;力量指数。

介绍

乘数是一个关键的硬件模块的应用,如数字信号处理加密和解密算法在加密和其他逻辑计算。即将到来的技术,许多研究人员试图设计乘数提供高速度的因素,低功耗,规律布局和区域甚至分组三的乘数。乘数是DSP应用的核心组件,因此处理器的速度主要取决于乘数的设计。由于乘法主宰大多数DSP算法的执行时间,所以有一个高速乘数的必要性。目前,倍增时间是主要因素在塑造一个DSP芯片的指令周期时间。

这里我们考虑使用桶移器高速吠陀乘数。我们实现了修改设计的经典“Nikhilam经”由于其特点降低部分产品的数量。桶移器是利用在不同级别的设计减少延迟相比传统的乘数。吠陀数学证明是最健壮的算术运算技术。矛盾为乘法传统技术提供大量的延迟n位乘法器的硬件实现。此外,设计的组合延迟减少乘法器的表示。基于硬件乘法主要取决于结构设计选择FPGA和ASIC。佛经是有助于节省大量的时间和减少努力解决问题,目前官方方法相比在愤怒。尽管解决方案显得像超级自然但是是完全合乎逻辑的和理性的。

以来,不断增长的技术和复杂性增强区域要求优化设计和延迟。研究人员一直致力于优化乘法器的设计架构。关键路径延迟是至关重要的因素在决定乘法器的速度。简单形式的乘法可以开发使用连续加法,减法和转移操作如文学。吞吐量是衡量乘法的数量在给定的时间内执行。乘数不仅是一种高延迟块而且功耗的主要来源。所以,如果我们的目标是减少能耗,十分重要的考虑减少延迟通过使用各种延迟的优化。

数字乘法器的核心组件的所有数字信号处理器(DSP)和DSP的速度在很大程度上取决于其乘数的速度。两种最常见的乘法算法在数字硬件阵列乘法算法和布斯乘法算法。阵列乘法器的计算时间相对比较少,因为部分产品是分开计算并行。阵列乘法器的延迟相关的时间通过信号传播的盖茨乘法数组。布斯乘法是另一个重要的乘法算法。大型展台数组是必要的高速乘法和指数操作顺序需要很大部分和部分进位寄存器。两个n位的乘法操作数使用radix-4布斯记录乘数大约需要n /(2米)时钟周期产生最重要的总结产品的一半,其中m是布斯录音机加法器阶段。因此,大量传播延迟是盟军这个案子。

吠陀乘法

吠陀乘数基于吠陀乘法公式(经典)。这些佛经用于乘法两个数字的十进制数系统。这里,我们类似的思想应用于二进制数系统构建算法与数字硬件兼容。吠陀乘法基于一些算法,吠陀经典应用,几乎每一个数学分支。他们甚至适用于大量的数学操作相关的复杂问题。佛经是有助于节省大量的时间和减少努力解决的问题虽然出现像超自然的解决方案,但它是完全合乎逻辑的和理性的。计算了电脑,在某种程度上,这些原则最初的佛经。不仅佛经提供估计的方法,但也为他们的应用程序的思维方式。

佛经的应用可以提高计算能力的邪恶的初学者在一个广阔的区域内,既保证速度和准确性,根据正常和逻辑推理。应用精确的佛经沉溺于理性思考问题,,在这个过程中,有助于获得更好的直觉的结果是掌握过去和现在的数学天才即阿雅巴塔,Bhaskaracharya, Srinivasa Ramanujan等等。

使用FPGA乘法器实现此前报道使用各种乘法器架构但是乘数的音乐会在提出更好的设计。在吠陀的就业乘数使用修改“Nikhilam Navatascaramam Dasatah”经典。的架构使用桶移器修改大量的时钟周期减少了资产的增加速度。表示建议的乘数与同期相比乘数在FPGA实现。

Nikhilam经

Nikhilam经事实上意味着“所有从9和10”。虽然是有效的所有情况下的乘法,它更能当涉及的数字大。因为它查看大量的赞美其相邻基础执行乘法操作,更好的是原始号码,较小的乘法运算的复杂性。我们首先说明这个经典的两个小数的乘法(96 * 93),选择的基础是100年的,比这两个数字

乘法使用Nikhilam经

右边(RHS)的产品可以达到通过增加列的数字2 (7 * 4 = 28)。左边(lh)可以找到的产品交叉减去第2列的成功数量从最初的第1列,反之亦然,即。96 - 7 = 89或93 - 4 = 89。最后的结果是获得连接RHS和lh(回答= 8928)

这个经是用于这项工作找一个数的多维数据集。M的N位数量的立方体计算分为两个分区的N / 2位,a和b,然后Anurupye经应用于定位的多维数据集。在上面的代数Anurupye经典的解释,我们已经看到a3和b3在最后计算计算(a + b) 3。

提出了乘法器架构设计

8×8位乘法器设计使用4 x4。一双可以分解成4位AH-AL。以同样的方式可以分解为BH-BL被乘数B。16位的结果可以写成:

P = x B = (AH-AL) x (BH-BL)

P =啊x BH +啊x提单+ x BH + AL提单

4 x4的输出位乘数添加产品,获得结论。因此,在最后阶段两个蛇也是必要的。现在的基本构建块8×8位吠陀乘数是4 x4位乘法器实现其结构模型。对于较大的乘法器实现8×8位乘法器4 x4位乘法器单元用作ModelSim6.1e以前实现的组件或Xilinx ISE9.2i图书馆。任何设计的结构建模显示最快的设计。修改nikhilam经典的数学表达式如下所示。

P = X * Y = (2 ^ k2) * (X + Z2 * 2 ^ (k1 k2)) + Z1 * Z2 - (1)

k1, k2的最大力量指数分别输入数字X和Y。

Z1和Z2残留在相应的X和Y的事实。

硬件部署上述表达式是划分为三个街区。

答:基地选择模块

b .权力指数行列式模块

c .乘数

答:基地选择模块

基地选择模块有权力指数(PID)行列式sub-module桶移器一起,加法器,正常的行列式和比较器和多路复用器。输入8位数字是给权力指数行列式(PID)推导出最大的力量是美联储桶移器和加法器。桶移器的输出是“n”数量的变化对加法器的输出和输入基于移动装置。目前,美联储桶移器输出的多路复用器的比较器输入作为一个选择。

图1:基地选择模块(BSM)

输出的平均行列式和桶移器比较器。必要的基础是获得符合多路输入和其相应的选择。

b .权力指数行列式

图2:权力指数行列式

输入号码是美联储的移动装置输入部分由一个时钟周期变化。切换销移是铸器来验证是否要转移数量。在这种力量指数(PID)行列式按时间搜索是用来搜索初始输入数字“1”从最高有效位。如果搜索一些' 0 '那么计数器值将衰减检测输入搜索位为“1”。现在的输出衰减是必要的权力指数输入的号码。

c .乘法器架构

基地选择模块和力量指数行列式形式乘法器设计的组成部分。架构在equation1计算算术表达式。在此体系结构中桶移器使用。

架构实现了方程(1)。基获得BSM时提供的数字。BSM的输出和输入号码A和B是美联储减法器。Z1和Z2减法器块提供剩余部分。力量指数行列式(PID)接收值从各自的BSM输入数字。基地的力量发现的分段PID。减法器的输出是美联储的乘数为第二个加法器和减法器的输入。同样的输出PID美联储第三减法器,饲料桶移器的输入。输入数量和桶移器的输出呈现第一个加法器和减法器的输出和它应用于第二桶移器将提供中间值。最后一小节的乘法器架构是第二个加法器和减法器提供所需的结果。

结果

框图

RTL示意图

技术示意图

设计总结

输出波形

结论

在完成这个项目,我们达到一个高的比例减少传播延迟相比阵列乘法器和传统吠陀乘数对FPGA实现。乘法器的大范围的应用在集成电路和信号处理应用程序可以见证。这个项目可以扩展到乘数的分析。

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B。Madhulatha收到B。电子和通信技术学位。目前对硕士学位与VLSI系统的专业化设计Sree罗摩教育社会团体机构,Tirupati, Chittoor,美国专利,印度。电子邮箱:(电子邮件保护)
M b Nageswar rao收到了他的学位。科技从电子系和沟通,目前担任助理教授Sree罗摩教育社会团体机构,Tirupati Chittoor Dist。。P,印度。电子邮箱:(电子邮件保护)