高速8位吠陀乘法器的FPGA设计与实现

B.Madhu拉莎¹， B. Nageswar Rao²

学生，电子与通信工程系，Sree Rama教育学会集团机构，蒂鲁帕蒂，Chittoor区，A.P，印度
助理教授，电子与通信工程系，Sree Rama教育学会机构集团，蒂鲁帕蒂，Chittoor(地区)，A.P，印度

摘要

与额外的可预测乘法器相比，8位吠陀乘法器在传输延迟方面得到了改进。我们采用了8位桶移位器，在我们的预计设计中，它只需要一个时钟周期的“n”量的移位。利用FPGA和ISE模拟器实现了该布置并进行了验证。核心部分在Xilinx Spartan-6家族xc6s1x75T-3-fgg676 FPGA上实现。从综合报告和静态时序报告中提取了传输时延对比。结构设计通过基选模块中的筒形移位器和乘法器实现了6.781ns的传播时延。

关键字

吠陀乘数;桶移器;FPGA;传播延迟;力量指数。

介绍

乘法器是数字信号处理、密码学中的加解密算法和其他逻辑计算等许多应用中的关键硬件模块之一。随着新技术的发展，许多研究人员试图设计乘数器，使乘数器能够提供高速、低功耗、布局规则和更小的面积，甚至可以将三者组合在一起。乘法器是任何DSP应用的核心部件，因此处理器的速度在很大程度上取决于乘法器的设计。由于乘法运算在大多数DSP算法的执行时间上占主导地位，因此需要高速乘法器。目前，乘法时间是决定DSP芯片指令周期的主要因素。

这里我们考虑一个高速吠陀乘数使用桶移位器。根据《尼基拉姆经》减少部分产品数量的特点，我们对其进行了修改设计。与传统的乘法器相比，桶形移位器用于不同层次的设计，以减少延迟。吠陀数学已被证明是算术运算中最稳健的技术。与传统的乘法技术相反，n位乘法器在硬件实现中提供了大量的延迟。此外，设计的组合延迟减少了乘数的表示。基于硬件的乘法主要依赖于FPGA或ASIC的结构设计选择。与目前流行的官方方法相比，佛经有助于节省大量时间，减少解决问题的努力。虽然解决方案看起来很自然，但它是完全合乎逻辑和理性的。

由于技术的不断发展和设计复杂度的不断增加，对优化面积和延迟提出了要求。研究人员一直致力于优化乘数结构的设计。关键路径延迟是决定乘法器速度的重要因素。在更简单的形式中，乘法可以像文献中那样，使用连续的加减移位运算来发展。吞吐量是在给定时间内执行的乘法数量的衡量标准。倍增器不仅是一个高延迟块，而且是一个主要的功耗来源。因此，如果我们的目标是最小化功耗，那么通过使用各种延迟优化来减少延迟是非常值得考虑的。

数字乘法器是所有数字信号处理器(DSP)的核心部件，其速度在很大程度上取决于其乘法器的速度。数字硬件中最常用的两种乘法算法是阵列乘法算法和布斯乘法算法。由于部分乘积是分别并行计算的，因此阵列乘法器的计算时间相对较短。与阵列乘法器相关的延迟是信号通过构成乘法阵列的门所花费的时间。布斯乘法是另一种重要的乘法算法。对于高速的乘法运算和指数运算来说，大型的展台阵列是必要的，因为这些运算需要大量的部分和和和部分进位寄存器。使用基数为4的布斯记录乘法器对两个n位操作数进行乘法运算，需要大约n / (2m)个时钟周期来生成最终结果的最不显著的一半，其中m是布斯记录加法器的级数。因此，大的传播延迟与这种情况有关。

吠陀乘法

吠陀乘法是基于吠陀乘法公式(经)。这些经是用于十进位数制中两个数字的乘法。在此，我们将类似的思想应用于二进制数系统，构建与数字硬件兼容的算法。基于一些算法的吠陀乘法，吠陀经几乎适用于并囊括了数学的每一个分支。它们甚至适用于涉及大量数学运算的复杂问题。佛经有助于节省大量的时间，减少解决问题的努力，虽然解决方案看起来很超自然，但它是完全合乎逻辑和理性的。在某种程度上，在计算机上进行的计算遵循了佛经的原始原则。佛经不仅提供了估计的方法，而且还提供了应用这些方法的思维方式。

佛经的应用提高了初学者在广泛的邪恶领域的计算技能，确保了速度和准确性，坚定地依赖于正常和逻辑推理。将佛经应用于精确的问题，可以使人沉醉于理性的思考，在这个过程中，有助于获得更好的直觉，这是掌握过去和现在的数学天才，即阿雅巴塔、巴斯卡拉查雅、斯里尼瓦·拉马努金等的结果。

使用FPGA实现乘数之前报道使用各种乘数架构，但在提出的设计中，乘数的协调性更好。关于吠陀乘法器的使用，它使用了经过修改的“Nikhilam Navatascaramam Dasatah”经。该架构使用桶移位器进行了修改，通过使用桶移位器，相当数量的时钟周期随着速度的增加而减少。所提出的乘法器的介绍与早期在FPGA上实现的乘法器进行了比较。

Nikhilam经

尼基拉姆经实际上的意思是“所有从9开始，最后从10开始”。虽然它对所有的乘法运算都有效，但当涉及的数字较大时，它更有效。由于它从邻近的基数中检查大数的补数来对其执行乘法操作，因此最好是原始数，乘法的复杂性较小。我们先从两个十进制数(96 * 93)的乘法来说明这个经，所选的底数是100，它最接近也大于这两个数

《尼基拉姆经》乘法法

乘积的右边(RHS)可以通过将第2列的数字相乘(7*4 = 28)得到。乘积的左手边(LHS)可以用第一列的初始数与第二列的后面数交叉减去，反之亦然，即96 - 7 = 89或93 - 4 = 89。将RHS和LHS串联得到结论(Answer = 8928)

这部作品用了这部经典来求一个数的立方。数字M (N位)有它的立方被划分为N/2位的两个分区，即a和b，然后应用Anurupye经来定位该数字的立方。在上面的《阿如来经》代数解释中，我们已经看到a3和b3是要在(a+b)3的最终计算中计算出来的。

建议的乘数体系结构设计

8x 8位乘数采用4X4位设计。A可以分解成一对4位AH-AL。用同样的方法，乘数B可以分解为BH-BL。16位的结果可以写成:

P= A x B= (AH-AL) x (BH-BL)

P = AH x BH+AH x BL + AL x BH+ AL x BL

将4X4位乘法器的输出相加，得到最终结果。因此，在最后一个阶段，两个加法器也是必要的。现在，8x8位吠陀乘法器的基本构建块是在其结构模型中实现的4x4位乘法器。对于更大的乘数实现，如8x8位乘数，使用4x4位乘数单元作为先前在ModelSim6.1e或Xilinx ISE9.2i库中实现的组件。任何设计的结构建模显示最快的设计。修改尼基拉姆经的数学表达式如下。

P=X*Y= (2^k2)*(X+Z2*2^(k1-k2))+Z1*Z2 - (1)

其中k1, k2分别为输入数X和Y的最大幂指数。

Z1和Z2分别是事实X和Y中的残差。

上述表达式的硬件部署被划分为三个块。

A.基地选择模块

B.功率指标决定模块

c .乘数

A.基地选择模块

基础选择模块以功率指数行列式(PID)为子模块，并设计了桶形移位器、加法器、法向行列式、比较器和多路复用器。给出功率指数行列式(PID)的一个8位输入数，推导出该数的最大幂，并将其输入到桶形移位器和加法器中。筒形移位器的输出是关于加法器输出和基于移位器的输入的n个移位数。目前，筒形移位器的输出被馈送到多路复用器，比较器的输入作为选择线。

图1:基础选择模块(BSM)

平均行列式和桶移位器的输出被馈送到比较器。根据多路复用器输入及其相应的选择线获得必要的基数。

B.幂指数行列式

图2:权力指数决定因素

输入数字被馈送到移位器，移位输入位一个时钟周期。移位针被铸造到移位器上，以验证数字是否要移位。在此幂指数行列式(PID)中，采用时间顺序搜索从MSB开始搜索输入数中的初始“1”。如果搜索位为“0”，则计数器值将递减，直到检测到输入搜索位为“1”。现在，减数器的输出是输入数的必要幂指数。

C.乘数结构

基极选择模块和功率指标行列式是乘数设计的重要组成部分。该体系结构计算公式1中的算术表达式。在此架构中使用的桶移位器。

体系结构实现了公式(1)。当向BSM提供数字时，Base从BSM获得。BSM的输出和输入数字A和B被馈送到减法器。减法块提供剩余部分Z1和Z2。功率指数行列式(PID)从BSM接收各自输入数字的值。通过PID分段求底数的幂。减法器的输出被馈送给乘数，乘数将输入馈送给第二个加法器或减法器。类似地，PID的输出被馈送到第三减速器，该减速器将输入馈送到桶形移位器。输入数字A和桶移位器的输出被呈现给第一个加/减器，它的输出被应用到第二个桶移位器，它将提供中间值。这个乘数体系结构的最后一个子部分是第二个加/减器，它提供所需的结果。

结果

框图

RTL示意图

技术示意图

设计总结

输出波形

结论

在项目完成后，与FPGA上的阵列乘法器和传统吠陀乘法器实现相比，我们实现了传播延迟的高比例降低。乘法器在超大规模集成电路和信号处理应用中有着广泛的应用。该项目可推广到乘数的功率分析。

参考文献

L Ciminiera, A Valenzano(1988)用于高速专用处理器的低成本串行乘法器。计算机与数字技术，电子工程学报，39(2):379 - 379。
AD Booth(1951)有符号二进制乘法技术。j .机械工程。和达成。数学4:236-240。
CR Baugh, BA Wooley(1973)一个二补并行数组乘法算法。IEEE反式。电脑。22:1045 - 1047。
科伦以色列。计算机算术算法。海得拉巴:大学出版社，2001。
L Sriraman, TN Prabakar报道。基于KCM和吠陀数学的双变量乘法器设计与实现。第一审论文集。信息技术最新进展会议:丹巴德，印度。电子工程学报，2012。
M Ramalatha, K Deena Dayalan, S Deborah Priya。高速节能ALU设计使用吠陀乘法技术。工程应用计算工具进展国际会议论文集:2009年7月15-17日:Zouk Mosbeh，黎巴嫩。电子工程学报，2009。
Jagadguru Swami Sri Bharati Krisna Tirthaji Maharaja。吠陀数学:来自吠陀的16个简单数学公式。德里:Motilal Banarasidas出版社，2009年。
Himanshu Thapliyal, MB Srinivas。一种利用古印度吠陀数学进行椭圆曲线加密的有效方法。第48届IEEE国际会议论文集。中西部协会。电路与系统:2005年8月07-10日:美国科文顿。电子工程学报，2005。
Tiwari HD, Gankhuyag G, Chan Mo Kim, Yong Beom Cho。基于古印度吠陀数学的乘数设计。Int论文集。SoC设计会议:2008年11月24-25日:韩国釜山。电子工程学报，2008。
肖申富，蒋明轮，叶佳仙(1998)高速低功耗3-2计数器和4-2压缩机的快速乘法器设计。电子学报。34:341-343。
美联社记者D·拉达克里希南报道。低功耗CMOS通逻辑4-2压缩机高速倍增。第43届IEEE中西部电路与系统研讨会论文集:8月08-11日，2000:美国兰辛。电子工程学报，2000。
S. S. Kerur, Prakash Narchi, Jayashree C N, Harish M Kittur和Girish V A，“用于数字信号处理的吠陀乘法器的实现”，2011年超大规模集成电路通信与仪器仪表国际会议，国际计算机应用杂志(IJCA)，第1-6页。
Himanshu Thapaliyal和M.B Srinivas，“使用古印度吠陀数学的RSA加密系统的VLSI实现”，超大规模集成电路和嵌入式系统技术中心，海得拉巴国际信息技术研究所，印度。
devka, K. Sethi和R.Panda，“基于吠陀数学的乘法累加单元”，2011年国际计算智能与通信系统会议，CICN 2011，第754-757页，2011年11月。
Q. LI, G. LIANG，和A. BERMAK，“高速32位有符号/无符号管道乘法器”，IEEE第5届Int。电子工程学报，2010年1月。
Prabir Saha, Arindam Banerjee, Partha Bhattacharyya, Anup Dandapat，“使用吠陀数学设计复杂乘数的高速ASIC”，2011年IEEE学生技术研讨会，2011年1月14-16日，lIT Kharagpur，第237-241页。
B.Madhulatha获得电子与通信系学士学位。目前在印度Chittoor地区Tirupati的Sree Rama教育协会机构集团攻读VLSI系统设计专业硕士学位。电子邮箱:(电子邮件保护)
B. Nageswar rao拥有电子与通信系的硕士学位，目前在印度Chittoor地区Tirupati的Sree Rama教育协会机构集团担任助理教授。电子邮箱:(电子邮件保护)