设计和实现的低功率泄漏使用完整的堆栈不对称SRAM存储器系统

Rajlaxmi Belavadi¹,帕拉Kumar.T¹,Obaleppa。r . Dasar²的纳尔马达。年代²,拉贾尼。h P³

PG学生,ECE、萨MSSCET博士,Belgaum,卡纳塔克邦,印度
PG学生,ECE学系,贝尔拉姆VTU代号卡纳塔克邦,印度
部门负责人教授TCE,萨MSSCET博士,Belgaum,卡纳塔克邦,印度

文摘

本文探讨了设计与分析的静态随机存取存储器(sram),专注于优化延迟和权力。为了解决子阈值泄漏问题完整的堆栈的方法是使用。完整的堆栈技术能力在很大程度上减少泄漏。完整的堆栈技术应用于SRAM单元以不对称的方式以实现更高的功率降低。这项工作比较静态存储器的性能使用完整的堆栈的方法与传统的6 t-sram设计。温度的影响和不同的流程完整的栈的性能设计也进行了分析。静态功耗和动态功率测量使用节奏大师正面可视化和分析XL浏览器和XL计算器。布局是刚果民主共和国画和验证,lv和RC提取使用节奏Assura工具。

关键字

10 t SRAM,完整的堆栈,双Vth,低功率。

我的介绍。

的半导体存储器SRAM是一种不需要定期刷新。按比例缩小的技术,特征尺寸缩小了越来越多,在芯片级发生小型化。但作为一个权衡,对电力的需求也增加了。SRAM仍然是微电子应用程序中的关键组件。特别是对于SRAM泄漏是一个严重的问题。减少技术的阈值电压下降和泄漏电流SRAM正在增加。

sram贡献很大一部分系统的总功耗。缓存,标记数组,注册文件,分支预测表,指令窗口,翻译后援缓冲区的常见例子使用sram的微处理器模块。CMOS的特征尺寸低于180海里,泄漏功耗已经成为首要关心的超大规模集成电路设计师。功耗CMOS包括动态和静态组件。动态功率消耗当晶体管开关,和静态功率消耗无论晶体管开关[1]。

由于缓存内存细胞大部分时间留在空闲状态静态功耗在亚微米技术正成为一个首要关注。这项工作着重于降低静态功耗使用堆栈的原则。图1显示了堆栈的结构方法。当两个晶体管关闭在一起,诱导两个晶体管之间的反向偏压的亚阈值漏电流降低。然而,分为晶体管增加显著延迟,可能会限制[2]的方法的有效性。在图1个晶体管分为两个晶体管。堆栈效应发生在两个或两个以上的堆叠晶体管关闭在一起;其结果是减少泄漏功耗。泄漏通过两个系列晶体管远远低于单个晶体管由于烟囱效应。

二世。内存架构

图2显示了一个典型结构的内存架构[3]。它主要是由以下区块:地址解码逻辑、记忆核心,读列逻辑,写专栏的逻辑,读控制,编写控制逻辑。虽然sram的通用结构通常是相同的,sram通常不同于彼此的大小、组织记忆的核心(行数和列)。sram通常支持读写操作[6]。这些操作的行译码器选择适当的wordline对应输入地址从而激活内存数组中的一行。

读操作,预先充电bitlines要么保持充电或放电根据存储在内存中的数据核心细胞被wordline选中。读逻辑的读出放大器检测电压的变化bitlines和适当的数据多路复用数据输出。读取控制逻辑控制信号sense-amplifiers和bitline预先充电逻辑[3]。

写操作,sense-amplifiers孤立和写缓冲区写逻辑驱动bitlines依照要写入的数据相对应的内存位置写地址。读/写已经完成后,bitlines预先充电到电源电压(称为预先充电阶段)从而准备另一个读/写在下一个周期。通常,在SRAM时钟周期,而执行读/写在第一阶段(称为读/写阶段)的时钟周期,在第二阶段执行预先充电。Bitline预先充电完成独立操作的时钟周期的第一阶段。如果没有正在执行操作在一个时钟周期内,所有wordlines仍然停用(逻辑低)和bitlines保持预先充电(逻辑高)。这没有操作阶段称为空闲阶段。sram的泄漏电流变化在一个时钟周期取决于所执行的操作的阶段,因为不同的晶体管将处于关闭状态在不同操作[3]。

0或1的数据存储在存储器单元,使用两个交叉耦合的逆变器。这个存储单元有两个稳定状态0和1的钢筋,因为交叉耦合。两个额外的服务访问晶体管来控制访问存储单元在读写操作。这样一个典型的SRAM单元是一个六个晶体管结构。6 SRAM t细胞需要小心设备大小,以确保稳定,读写保证金和数据保留在待机模式。图3显示了一个典型的6 SRAM t细胞。启用访问单元的字线控制这两个访问晶体管M5和M6。这些设备内弯控制细胞是否应该连接到一些线。位线是用于读取和写入操作。读稳定,M1晶体管需要远远大于M5晶体管以确保节点之间M1和M5不翻转。 During write operation, bit lines overpower cell with a new value. High bit lines must not overpower inverters during read operation. So, M2 is designed to be weaker than M5 [4].

四、记忆系统使用全堆栈10 t SRAM细胞

答:完整的堆栈10 t SRAM单元:

晶体管M1 M6构成标准6 SRAM t细胞。叠加应用于这个细胞下拉和拉起部分。M7和M8晶体管连接作为下拉晶体管Nmos晶体管叠加M1, M3。Pmos叠加晶体管M9和M10打开连接负载晶体管M2和M4。在细胞不活跃的状态,节点在„0 A¢值与地面通过两个系列晶体管连接。这减少了泄漏电流由于烟囱效应。同样的泄漏电流流经晶体管在打开路径也会减少由于堆积。节点存储„1 A¢被收取的更大阻力降低有功电流和有功功率消耗。的力量可以进一步降低使用高Vt晶体管。

在这个细胞high-Vt和normal-Vt晶体管。这样优化延迟和功率可以观察到。晶体管上浆SRAM可以接近的两种方式。存储器的功能细胞,读和写需要保证稳定。以读稳定性、M1晶体管需要远远大于M5晶体管以确保节点M1和M5晶体管之间不能翻转。以写模式时,一些线路(提单或Blb)压倒细胞的新价值。然而,高行读操作期间不能过功率逆变器。导致的决心大小M2晶体管弱于M5晶体管。堆积的晶体管晶体管作为最小大小[5]。

b .外围电路

)地址解码:8×8 SRAM系统存储容量8字的8位。为了解决这些单词,三行译码器使用。和16 x16存储器系统,使用16行解码器。Lyon-Schediwy解码器[6],使用较小的晶体管数量比常规/ NAND解码器用于地址的一代。由于Lyon-Schediwy译码器是一个更快的解码器,使用较小的晶体管数量比较常规的解码器,功耗大大降低。后三行译码器显示在图5和图7描述16解码器。

b)预先充电:预充电电路的功能是负责一些线条和逆bit-lines。预先充电使bit-lines被高除了在读写周期。只要预先充电信号PRE_C应用于平衡晶体管,它只是相等的电压水平在B和B_bar [7]。

c)数据写操作:写电路写端口的数据,写入启动信号,执行写操作。每个8内存数组中有一个数据列写电路如图4所示。数据写电路包括两个逆变器和一个与门由pass-transistors实现。数据写电路写数据及其补到bit-lines激活时允许写入(我们)信号。数据及其补充书面上所选词的各个节点Q和QN通过访问存储器单元的晶体管。

d)数据读操作:数据写入存储器单元保留只要存在的力量。读操作期间读出放大器使(SAE)信号应用于读出放大器,如图9所示。这对于读操作激活读出放大器只有短时间。同时列是孤立于bit-lines Ymux通过使用信号。这将导致一个bit-lines提单/ Blb从预先充电放电的价值。这将创建一个差动电压在bit-lines感觉到的全部读出放大器和放大。及其补充反映的数据输出行阅读和READ_BAR [7]。

c .低功耗内存阵列系统

结合64 - 10 t SRAM细胞,地址译码器预先充电电路,数据写电路,放大器,8×8 SRAM阵列设计在90纳米CMOS技术文件。也同样16 x16 SRAM阵列设计使用256 - 10 t SRAM细胞和适当的外围电路。完整的设置数据读写内存阵列系统Fig.10所示。这个框图显示所有不同的外围电路结合静态RAM细胞,形成一个完整的工作SRAM读写8 x 8数组操作。Fig.10显示了SRAM内存的框图和所有输入信号;预先充电,允许写入,读出放大器允许16字线和输入数据位。SRAM阵列16 x16 Fig.11所示。

诉仿真和结果

所有模拟是在节奏进行的设计环境中,使用GPDK 90纳米技术文件。功耗计算在不同角落的过程。随着温度的增加也会增加功耗,不同温度的值被供电电压为1.1 v。静态功耗测量期间写„1 A¢和写„0 A¢操作以及在细胞不活跃的状态。相比单一的总功耗6标准SRAM t细胞,它是观察到单一完整的堆栈存储器单元总功率减少了9.5 x乘以。访问时间的比较静态和总功率损耗在整个堆栈存储器单元6 t标准SRAM单元提出了表。3。8×8 SRAM阵列系统,总功耗,相比8×8 6 t标准SRAM阵列系统,它是观察到的总功耗完整的堆栈存储器8 x 8阵列系统大大减少了6 x。

布局是刚果民主共和国和验证,lv和RC提取使用节奏Assura工具。在成功一个完整的堆栈存储器,进行布局布局8 x 8内存系统大小8字8位包括所有记忆细胞和外设电路是由使用节奏Assura工具。前布局和布线后的访问时间,阅读时间和总功耗测量和列在表4。

VI。布局

七世。结论

在这个工作泄漏功率降低,以牺牲额外的堆叠晶体管。使用完整的堆栈方法SRAM性能改善不失读和写的能力。SRAM存储器的设计和实现做了在90 nm制程技术节奏的环境。完整的堆积大大减少了权力。

引用

Weste和哈里斯“CMOS集成电路设计,电路和系统的角度”
m·鲍威尔工程学系。杨,b . Falsafi k·罗伊和t . n . Vijaykumar”Gated-Vdd:在深亚微米电路技术来降低泄漏缓存记忆,”国际研讨会上低功率电子andDesign,第95 - 90页,2000年7月。
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郑Zhengya张郭”主动泄漏控制睡眠电晶体和身体偏见”
杨JOON-SUNG / GAHNGSOO月球2005年12月9日“32 k位困存储器”。本顿·h·卡尔霍恩,弗兰克·A·欧诺瑞Anantha p .切卓卡山——“分布式MTCMOS减少泄漏方法”
n Weste和k . Eshragian。CMOS VLSI设计的原则,一个系统的视角。addison - wesley出版公司,阅读,CA, 1998年。
安德烈•巴甫洛夫Manoj Sachdev CMOS SRAM电路设计和参数检验纳米技术。流程意识SRAM的设计和测试。