设计和实现的VLSI 8位收缩压阵列乘法器

Khumanthem Devjit辛格Jyothi

MTech学生(VLSI & ES)、GIET Rajahmundry,美联社,印度
副教授,部门的ECE、GIET Rajahmundry,美联社,印度

文摘

乘法运算是数学中最常用的操作。使用整数乘法通常在现实世界中,和二进制乘法是基本的乘法用于整数乘法。收缩算法是一种有效的算法来执行二进制乘法。收缩压数组是一个安排的处理器在一个数组数据流同步在邻居之间的数组,通常用不同的数据在不同的方向流动。每个处理器在每个步骤需要在数据从一个或多个邻居(例如北部和西部),处理它,在下一步中,输出结果相反的方向(南部和东部)。目前的工作是集中在开发用Verilog HDL硬件收缩期乘数模型(硬件描述语言)作为一个平台。设计模拟使用modelsim仿真器和合成的3 FPGA板。

关键字

收缩压数组,并行处理,Xilinx FPGA,硬件描述语言(VHDL)。

我的介绍。

论文摘要的方法来验证适当的程序执行。为了实现高速和低功率需求在DSP应用程序中,并行阵列乘数被广泛使用。在DSP应用程序中,大部分的电力消耗的乘数。因此,低功率乘数必须设计为了降低功耗DSP应用程序。收缩算法流水线的形式,有时在多个维度。在这个算法的数据流从一个内存有节奏地,经过许多处理元素之前返回到内存。h·t·龚和查尔斯雷瑟尔森是第一个在1978年发表的一篇论文在收缩期数组,创造了这个名称,指的是“心脏的泵作用”。一系列收缩能做什么呢?这个问题是非常重要的,答案是,每一个顺序的算法,可以转换为并行版本适合运行在阵列处理器执行所谓的收缩方式,操作和收缩期阵列是一种解决方案需要一个高度并行计算能力。由于使用矩阵乘法算法在数字信号处理(DSP)等广泛领域,图像处理、解微分比较,非数字应用程序,和复杂的算术运算,我们将设计一个8位心动阵列的设计和实现。 Verilog finds many applications because of its very high speed integrated circuit. It is a hardware description language and program can be loaded into the chip and can be used by tool user. As the language supports flexible design methodology, it can be used to define complex electronic systems. Common language can be used to describe the library components. Because of its unique feature, Verilog is used to design N-bit binary multiplier. The program in Verilog provides the scope for multiplication of two N-bit binary numbers by including the user defined package.

二世。目的的实现

这个实现的目的是有效地解决大范围的计算问题,设计和实现收缩阵列FPGA架构。设计师寻找高性能和灵活的架构;所以本文介绍了会议的最有效的方法之一。收缩压阵列结合不同属性几乎没有。这些属性

1)灵活的硬件和软件(例如FPGA技术)。

2)在空间和时间上的并行性(即收缩压阵列架构)。

3)容易可伸缩的架构。

4)高度的流水线。

三世。设计方法

在收缩期乘法,乘法和最终产品应遵循以下步骤

1。被乘数和乘数的形式排列数组如图1所示

2。每个点被乘数与乘数的乘积为部分产品。

3所示。部分产品相同的列添加与生成。

4所示。所以导致输出通过添加部分产品和携带的最终产品是两个二进制数字。

图中显示的功能单元8位收缩压乘数。每个单元都是一个独立的处理单元。这些单位与他们的邻居共享信息,对数据执行所需的操作。每个箱子的Fig.代表一个全加器。输入向量X和Y的值,并输出作为输入提供给完整的加法器,产生两个输出。一个是实际的增加输出向量Z和另一个是携带的产生和输出,进一步采用其他完整的蛇。用这种方法计算行和列中同时发生。所有的输入都同时应用,因此不需要注册。可用性的输入开始时计算和收缩期数组结构帮助执行速度比其他乘数乘数。

四、实现

实现电路的编程环境是基于Verilog。在我们的实现中收缩压阵列乘法器是专为8位使用结构和行为风格和实现,在Spartan-3 FPGA板上进行测试。结果是准确的,无错。在结构建模中,乘数分为3部分即上层,中下游部分。在那里,所有的三个部分同时操作数据。完整的加法器和和盖茨是乘数的基本构建块。每个部分有8条和相关的和盖茨。实体部分或外围的乘数在图3

行为描述编写和实现基于行为的收缩压阵列乘法器。然后定时分析工具应用于对象模块来确定最大操作速度。如果算法耗时那么乘数的效率降低,因为最近几天效率不仅与测量精度还与速度。FPGA是纯硬件电路,它执行算法所花的时间要少得多。因此,收缩期乘法算法在FPGA上实现的速度比其他乘法技术工作。

诉设备利用情况总结

表显示了设备利用率总结分别从结构建模的综合报告。通过分析合成结果有大幅减少的FPGA资源建模时两种不同的风格和功耗更大程度上也减少了。因为这个实现,系统需要非常少的空间在设计硬件和消除了硬件设计的复杂度。

仿真结果如图4所示为输入11001100和11001100和获得的输出是1110101101001000。图5和图7显示了RTL示意图的8位收缩压使用获得的阵列乘法器结构的建模方式。

六。结论

因此8位心动阵列乘法器的设计设计优化使用结构形式与行为风格。设计电路FPGA上实现,模拟使用Isim模拟器版本14.3仿真软件和结果是达到标准的。再一次,使用Xilinx XST合成设计的3 e董事会有效。通过实现这种设计在Verilog一个容易理解的行为有效地设计方面。如果这个原型实现实时然后会有人类的优势中获益。

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