携带选择加法器的设计和性能分析

Bhuvaneswaran.M¹,Elamathi.K¹

Muthayammal工程学院助理教授,Rasipuram,泰米尔纳德邦,印度

文摘

最小化和权力是现代VLSI设计的更有挑战性的任务。蛇是最广泛使用的组件在许多电路,区域的设计和功率效率的高速数据路径逻辑系统形式最大的在集成电路系统设计的研究领域。这项研究提出了一种新的动态逻辑命名sp-D3L克服D3L的速度限制。能耗大大降低使用sp-D3L逻辑。里昂证券是一个最快的方案用在许多数据处理处理器执行快速运算功能。从里昂证券的结构,它是明确的,跨度为减少里昂证券中国的面积和功耗。

关键字

加法器,选择加法器,性能、低功率、模拟

我的介绍。

区域的设计,以及功耗高速数据路径逻辑系统是最重要的之一在集成电路系统设计的研究领域。在数字蛇,增加的速度是有限的传播携带所需的时间通过加法器。之和为每个点的位置在一个小学加法器生成顺序只有在前面的位置已经总结和携带传播到下一个位置。里昂证券中国许多计算系统中用于减轻携带传播延迟的问题通过独立生成多个携带然后选择生成总和。然而,里昂证券中国不是区域有效,因为它使用多个双波纹带小蝰蛇(RCA)生成部分和,通过考虑携带输入Cin和Cout然后选择最终的总和,由多路复用器(mux)。

全加器电路的性能在很大程度上取决于类型的设计风格以及用于实现逻辑函数意识到使用特定的设计风格。例如,一个标准CMOS实现允许电路来实现一种合理的权力推迟产品利润率高噪声、常规布局和相对较高的公差的过程变化。动态实现另一方面可能产生极快的设计但最终支付更高成本的整体功耗。数据驱动的动态逻辑(D3L)和分裂pre-charge数据驱动的动态逻辑(sp-D3L)两个设计风格允许高性能动态电路设计没有额外的功耗在时钟分布网络。因此这些风格形成有趣的实现策略实现高性能、低功耗小蝰蛇。功耗是现代VLSI设计的关键设计因素。

carry-select加法器将A和B两个输入位并创建一个真正的和部分和。这些进入一个多路复用器,选择正确的输出基于实际执行。Carry-select蛇是由2条连在一起,一个活在一个常数0-carry,另一个常数1进。大多数Minecraftian carry-select蛇不是真的carry-select蛇,但模拟carry-select在我的操作工艺。

二世。性能表征和比较

全加器电路的性能在很大程度上取决于类型的设计风格以及用于实现逻辑函数意识到使用特定的设计风格。例如,一个标准CMOS实现允许电路来实现一种合理的权力推迟产品利润率高噪声、常规布局和相对较高的公差的过程变化。动态实现另一方面可能产生极快的设计但最终支付更高成本的整体功耗。D3L和sp-D3L是两个设计风格使高性能动态电路设计没有额外的电力消耗的时钟分布网络。因此这些风格形成有趣的实现策略实现高性能、低功耗小蝰蛇。图1显示了三个完整的加法器实现最近提议sp-D3L设计风格。逻辑函数的选择和实现风格,晶体管的大小也扮演非常重要的角色在电路的优化性能、功耗、噪声边缘,扇入扇出等等。对于动态小蝰蛇是观察到逐步分级其余的晶体管产生最好的power-delay产品同时保持驾驶性能的加法器电路。感兴趣的读者,我们已经描述了各种估计方法的结果在标准的静态,domino和D3L条和16位选择加法器。这是观察到进步的晶体管上浆放权的最佳性能的加法器电路。因此,我们所有的蛇都相应大小的。 For the pass-transistor and transmission gate based adders i.e. adders without drivability, we kept minimum sizes on all the transistors. This was found to be the best option since any performance advantage gained by upsizing the pMOS transistors in these circuits is off-set by the increase in power. While the speed advantage itself is off-set due to the inevitable use of buffers at the outputs of these adders. Hence, minimum sizing all the transistors yielded the best power-performance and area trade off.

表1报告的平均功耗在执行所有可能的输入组合的集合。完整的加法器功能特点使用sp-D3L方法提供最低的功率取决于sp-D3L加法器的晶体管工作几乎两倍标准蛇选定的研究中。

当然现有方案的缺点是能耗高,由于大量的晶体管以及地面sp-D3L中实现多个路径。对实现逻辑函数的选择,观察完整的加法器来执行时,最好使用传播和实现生成的信号。这可以归因于这样一个事实:这个函数允许更小的晶体管数量堆放在系列和显示的最低电容输出节点。这表明电容输出节点形式最重要的组件的加法器的速度无论电路之前阶段的数量总和,输出。

在CMOS电路功耗一直是设计师的主要问题之一,特别是在设计应用程序和严格的约束力量。促进加法器的理想选择拓扑对于电压或电量有限扩展应用程序,有必要分析加法器性能与供应电压。可以观察到sp-D3L加法器显示一致的改善功率延迟系统当电源电压比例与所有其他蝮蛇的性能特征恶化随着电源电压的缩减。比例电压下,镜子加法器和该方案显示最糟糕的权力推迟产品资料暗示他们是不适合扩展供应电压下操作。也可以看到,TG加法器的性能明显恶化在低于标称电源电压而通过基于晶体管多路复用器的加法器完全失败当操作低于0.9 V。因此很明显,传输门和通过电晶体蛇不能用于极其缩放操作电压的场景。

三世。相关工作

江、Sheraidah王,j .钟(2004)提出了1比特全加器是一个处理器的最重要组成部分之一,是用于算术逻辑单元、浮点单元,地址生成缓存或内存访问。各种完整条使用静态和动态逻辑风格是可用的。静态能量回收全加器只需要10个晶体管来实现一个完整的加法器。密集的HSPICE仿真表明新加法器在电能节约26%以上传统28-transistor CMOS加法器。

Frustaci, Zicari,的说法,Lanuzza Corsonellohas提出数据驱动动态低功耗约束时逻辑是非常有效的。不同与传统的动态domino的逻辑,它利用一个时钟信号,D3L使用输入数据的一个子集为pre-charging动态节点信号,从而避免时钟分布网络。电力消耗显著降低,但pre-charge传播路径延迟影响性能和速度限制了改进。本研究提出了一种新的动态逻辑命名split-path D3L克服D3L的速度限制。当应用于16日_ 16位布斯乘法器实现与圣微电子学65海里1 v CMOS技术,该技术导致了EDP 25和30%低于标准动态domino逻辑和传统D3L逻辑。

SohanPurohit和马丁Margalahas提议和sp-D3L加法器,携带和传播并生成。有12个全加器电路在IBM 90 nm的过程。其中包括三个新的完整的加法器电路使用最近提议split-path数据驱动动态逻辑。基于逻辑函数实现,该方案在性能和功耗特征在各种供应电压和输出端负载下操作。

IV.OUR贡献

我们的项目将实现套利选择加法器代替完整的加法器。有不同的逻辑方案介绍了在每个小蝰蛇我们计算能力和区域。两个4比特脉动进位蛇多路复用在一起,由此产生的携带和入库位选择的总和。自一个脉动进位加法器假定的入库(0,1,另一个假定的入库,每个4比特块的执行是连接到在接下来的4比特块。当以这种方式相结合,16位二进制数可以计算签署。使用二进制补码的二进制算术减法来完成。

诉模拟输出

六。结论

完整的新split-path实现加法器功能被发现一个强大的竞争者方面的性能效率以及强烈的驾驶性能。这些蛇是速度比波纹带蛇但低于选择方案。所有的蛇都是使用硬件描述语言(VHDL)设计(高速集成硬件描述语言),Xilinx项目导航器9.1我是用作合成工具,ModelSim XE三世6.2我模拟。哪里有需要较小的区域和低功耗,增加一些延迟容忍,这样的设计可以使用。这些蛇比RCA快。

承认

作者想表达自己的感激之情电子与通信工程系,Muthayammal工程学院,提供有价值的指导和支持,它实际上可以实验。

引用

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