电气电子工程高级研究国际杂志
菜单类ISSNONLINE(2278-8875)PINT (2320-3765)
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Phase Locked Loops (PLL) is a control system that generates an output signal whose phase is related to the phase of an input signal.A phase locked loop can track input frequency or it can generate a frequency that is the multiple of input frequency .PLLs are widely employed in radio,tele communications,computers etc.In order to overcome the disadvantage of analog PLLs such as the effect of leakage current and temperature, an all digital PLL is preferred here.It eliminates the problems in clocking like clock skew and jitter.The PLL is designed digitally with a divide by 4/5 prescaler in the frequency divider section.It divides the DCO frequency with two consecutive integers.The proposed method is designed in verilog and is implemented in xilinix.关键因素是锁时间 实现锁时间为19.05s
关键字 |
| 数字PLL、预标器、TDC、DCO分频器 |
I.导 言 |
| 时钟信号是特殊信号 振荡高低状态逐段从0变一时钟信号是处理器心跳处理器一次执行一件事,由时钟提供时钟信号由振荡器生成 数字系统所有电路应同时取时钟电路在不同时间接收时钟信号时,效果可能出自时钟kew.Clocking对同步电路都至关重要时钟斜率和敏捷率是两个影响时钟的现象 。 时钟斜率可因时钟路径静态错配和时钟加载差而产生时钟Qitter指参考时钟周期偏差时钟时间变换PLL可用于减少这些特效高渗透微处理器常见部分PLL生成高性能微处理器 |
| 传统上PLL功能模拟构件,但在数字芯片上合并模拟PLL困难重重模拟PLL更容易受噪声和过程变异的影响数字PLL实现快速锁时间并吸引高性能微处理器时钟生成 |
二.数字PLL |
| 数字PLL由四大组件设计构件可模拟或数字化模拟PLL由PFD、充电泵、循环滤波器、VCO和频分解器组成充电泵、循环滤波和VCO等模拟组件由数字PLL替换充电泵和循环滤波代之以TDC(数字转换器时间)VCO代之代之代之代之代之代之代之代之代之代之代之代之代之代之代之 |
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| 相位和频度不匹配参考时钟和分发DCO时钟用PFD比较Lock条件实现时ref时钟匹配除分DCO时钟PFD输出由TDC.PFD生成上下信号生成控制词控制字由控制DCO的温度解码器生成 |
三.设计组件 |
| A.数字相位频率检测器 |
| EXOR机制提供简单可靠相位检测法机制的一个主要缺陷是缺乏边际敏感度平面触发机制消除偏差触发机制边缘触发机制最受欢迎有效机制敏感边缘并因此可实现瞬时纠正行动进取引用信号作用为单输入量,数字控制振荡器输出量(回溯PLL)作用为单输入量边际触发机制已被当前ADPLL设计使用 |
| 使用上显示边缘触发机制,逻辑扩展可以通过简单D翻翻实现,这样它能敏感到边缘并消除时钟参考信号和输出信号二值信号用于设置或重置触发边框jk翻翻时段翻转翻转输出逻辑1与相位误差成比例 |
| 比较引用频率和划分DCO频率生成输出由图4.2显示的Dflifts、OR、XOR和非NET门组成时钟期间翻转抓取D输入值并取值成为Q输出持续到下一时修改后D翻转插进双输入NOR门上下信号表示DCO时钟需要提高(上下为真)或下降(下为真)。事件方向信号对创建T2D转换器上下启动信号十分必要 |
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| eqlk分解dCO时钟处于相同阶段,事件_out=0 |
| .b.时间数字转换器 |
| 数字循环滤波不总在所有相锁循环中出现高序循环中,Servo控件等应用都包含电讯不同的相位检测器生成不同类型的信号最简单循环滤波可用上下台构建 |
| TDC使用时需要精确时间间隔测量时间对数字转换传统方法首先将时间间隔转换为电压第二步,电压由传统模拟数字转换器数字化最简单量化时间间隔技术是计时参考时钟周期适配相关测量区间 |
| 早先阶段使用环振器式TDC.它由另一个TDC.它组成上拉计数器、下拉计数器并带波增法器双点计数器为6位和波纹加法器为7位两种计数器均由相位检测器控制初始状态计数为000 下拉计数为111111两个计数器都连接到7位波加法并生成控词 |
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| 将时段异步分解为较小时间间隔实现更高分辨率引擎执行子剖面实为数字时对数字转换器因此,解决标准将计数器与TDC区分开 |
| C.温度解码器 |
| 解码器设备对编码器作逆操作.温度计码法生成控制字控制DCO获取时修改通用编码器以获取所需功能解码器生成128比特输出,DCO仅使用126比特126比特控制DCO |
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| 公元前数字控制振荡器 |
| DCO生成PLL.A各种DCO设计可用DCO通过频分解器向PFD提供反馈回路,DCO设计以克服VCO设计调优稳定性限制下逻辑生成 DCO输出 |
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| E.频率分解器 |
| 并称时钟分解器保持输入输出频率不变DCO输出给频分解器DCO输出需要匹配引用频率分位频率和引用频率匹配PLL锁 |
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| 频率分治器简单划分DCO输出与引用频率匹配由5位计数器 3位吞法计数器 模数控制器 4/5双模器预标分 |
| +++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++由D翻翻Flops和NOT门组成输入频率Fin发给所有翻转Flops选择计数器取决于模式控件mc=0输出时钟周期等于4输入时钟周期输出时钟周期等于5输入时钟周期 |
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| 2)综合燕子计数器5比特计数器:MC还用于控制5比特计数器和燕子计数器,以便集成由二计数器组成 XORANDNANDNOT门输出二分输入二分输入XOR门5XOR门输出并发并发并发 |
| 图10显示综合燕子计数器图和5位计数器显而易见,该计数器由除法64组成,由6除法2组成数字电路由XNOR门(X0-X4)和门(A0-A1)组成数字段替换传统计数器并有义务控制模数位双模预标A1门由XNOR门驱动表4.3显示 XNOR块输出四大可用输入XNOR输入均值时(均0或1)XNOR门输出逻辑一P计数器值等同预定义C数(1C4C3C2C1C0)时A1门输出逻辑1此时双重模数预分解输入频率4当P5修改为0时,RSFF重置并双模预标数返回除以5状态更多细节假设P计数器状况 {P5P4P3P2P0=000}因P5等于0和双模预标数化输入频率除以5假设PLL六频信道工作并加载C4-C0 {C4C3C2C2C0=00110}6输入信号应用并增加P计数器值直到预定义C{P5P4P3P2P0=1C4C3C2C0}P5P4P3P2P0=100110值P计数器中 XNOR块和P5输出逻辑1后期预标数分输入频率7直到计数器最大值(1111)和下一值为000预定义C(1C4C3C2C0=C)预标分输入频率8分其余数(64-C)分输入频率7分7分 |
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四.最终系统 |
| 图12显示提议的PLL由PFD、TDC、温度解码器DCO组成,除以4/5双模预标尺和综合燕子计数器5比特计数器划分比4对5 最终系统运行直到获取锁相位或频度变异将再次激活PLL |
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V级结论 |
| 相锁环路确保时钟频率从各种寄存器和翻贴器输入时看到与振荡器生成频率匹配4/5双模预标尺用于频分段获取高分辨率PLL建议用19.15微秒锁功率耗竭0.052W |
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引用 |
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