设计的高频率和低功率逐次逼近ADC

Jayalekshmi¹一些托马斯¹

电子系和沟通,Ilahia工程与技术学院Muvattupuzha Ernakulam、印度

文摘

在本文中,我们目前的高频率和低功耗的设计模拟到数字转换器(ADC),在3 v电源使用台积电0.18微米CMOS技术。ADC设计进行分别设计每个电路的构建块,然后组装在一起得到所需的ADC。CMOS比较器、数字模拟转换器(DAC)和逐次逼近寄存器(SAR)是ADC的设计的关键元素。CMOS运算放大器设计单位增益频率高的操作将直接ADC速度更大。坦纳设计进行了EDA工具。仿真结果验证了使用S-edit和W-edit。

关键字

CMOS OPAMP,比较器,特别行政区,DAC

I.INTRODUCTION

信号处理的贡献作为快速发展的主要动力之一的电子电路总是值得一提。现代VLSI技术的令人难以置信的进步,人们能够建立更多和更复杂的数字电路在单个芯片上实现信号处理通常是通过模拟电路来实现,因为数字电路优于其模拟等几个方面的同行低得多的噪声敏感性,良好的信号再生能力和更容易实现设计和测试自动化。然而,信号处理的对象起源于这样一个事实:在模拟真实世界的物理信号总是形式。因此,为了促进广泛的DSP在数字域函数,模拟和数字块之间的接口在所有现代混合信号处理集成电路无处不在。模拟到数字转换器的数据中主要组件的接口。TodayA¢混合信号asic的s趋势导致整合Analog-Digital-Converters (adc)和复杂的数字电路在一个芯片上。adc是混合信号集成电路的一个关键因素。

广泛应用,如无线通信和数字音频和视频已经创建了需要有效的数据转换器,将获得更高的速度和分辨率。模拟数字信号处理器所需的需求不断地挑战设计者改善和发展新的ADC和DAC的架构。

基本上,逐次逼近A / D转换器,以其良好的功率效率,包括三个主要components-an模拟比较器,DAC,逐次逼近寄存器(SAR),所有这些都连接在一个反馈安排,如图1所示。一个更完整的转换器包含额外的控制逻辑时钟,清晰而开始信号,也许一组数据锁存输出位。因为香港是唯一三个数字网络,它的一个限制因素之前试图制造costcompetitive整体逐次逼近A / D转换器由于两个模拟和数字网络不能成功是建立在相同的芯片。因此,早些时候尝试单片机转换器采用双芯片的方法保持转换器的模拟和数字部分在不同的单片芯片,然后连接在一个混合底物[1]。

工作开始设计一个高频低功耗运算放大器(OPAMP)。OPAMP是DCcoupled高增益电子与一个差分输入电压放大器,通常,单端输出。一个运放产生一个输出电压,通常成百上千倍其输入终端之间的电压差。放大器是模拟处理系统的关键元素。运算放大器电路是主要的瓶颈。如图1所示,我们需要一个DAC和比较器电路。OPAMP DAC和比较器实现模拟到数字转换器的设计电路。所以设计高频低功耗OPAMP ADC电路的构建块。

二世。文献调查

在文章的调查数据转换,指出,最受欢迎的类型的模拟/数字转换器(a / D)在使用中今天是一个采用逐次逼近(SA)算法[1]。它的流行的主要原因在于其固有的快速转换时间是一个常数n n位转换器的时钟周期。连续的近似模拟到数字转换器,俗称SA-ADC——广泛用于工业控制应用程序和电池供电的应用因其优良的速度和功耗之间的平衡。相比其他A / D计划如双斜率集法和servo-type法、逐次逼近方案提供了更高的转化率[2]。这是一个非常理想的特性在多通道数据采集系统和PCM通信系统。这个方案的主要缺点过去一直依赖于紧密度容限通常用于复杂网络的实现算法[3]。

因为设计的高频率和低功率OPAMP是关键在我们的设计中,许多论文在这个领域也被调查。方法的R。K约纳利[4],尽管设计OPAMP在低功率和低电压工作,但它提出了一个单位增益频率很低。米兰纳[5],解释了高团结gainbandwidth电流的性能gain-based CMOS运算放大器的1.5点CMOS数字过程。高单位增益带宽是通过使用短沟道MOS晶体管电流增益模式操作。堆电流镜已经利用电流增益阶段尽量减少短沟道MOS晶体管的沟道长度调制效应。虽然在HSPICE仿真[6]做显示了一个运行在一个低功率供应和消耗的功率较小,但仍在单位增益频率的增加不能被认为是值得注意的。研究工作[7]坚持整合pseudo-cascode补偿代替米勒补偿增加单位增益频率450 mhz。但看到这种方法降解阶段保证金的增加,单位增益频率。波阿斯·谢姆·托夫、Mucahit科扎,Eby g·弗里德曼[8]提出了一种高速CMOS运算放大器的设计方法(放大器)。 The Op-Amp consists of an Operational Transconductance Amplifier (OTA) followed by an output buffer. The OTA is compensated with a capacitor connected between the input and output of the buffer. The multi-stage design [9] improves the settling time and gain but leads to the decrease of the phase margin and unity gain frequency. Again, as the supply voltage decreases, it also becomes increasingly difficult to keep the transistors in saturation with the voltage headroom available [10]. Bhupendra K. Ahuja[11] described in detail how the commonly used two-stage CMOS operational amplifier suffers from two basic performance limitations due to the RC compensation network around the second gain stage. First, this frequency compensation technique provides stable operation for limited range of capacitive loads, and second, the power supply rejection shows severe degradation above the open-loop pole frequency. Moreover, in these procedures, the effect of capacitive load on unity gain frequency, speed, power and noise balancing altogether is not considered. In our work, an OPAMP has been designed which exhibits high unity gain frequency for optimized balancing of phase margin, gain, speed, power, noise and load. A method is proposed to set a higher unity gain frequency of the OPAMP working at a lower supply voltage. This allows the value of each circuit element of the amplifier (i.e transistor aspect ratios, bias current and compensation capacitor) to be univocally related to the required electrical parameters.

三世。理论背景

SA-ADC原则:

转换过程的逐次逼近a / D转换器基本上是一个二进制搜索所有可能的量子化水平在融合之前最后的数字答案。这种类型的ADC运营,先后分一半的电压范围。SA-ADC需要„nA¢步骤达到一个精度„nA¢比特,其中每个步骤包括三个主要业务- DAC的沉降,比较器做决定和控制逻辑确定下一个DAC的水平。

MSB最初设置为„1 A¢和数字相当于与未知的模拟输入电压。如果DAC输出大于模拟输入电压,然后MSB保持„onA¢和第二MSB也将„1 A¢我。e„onA¢状态。否则,MSB复位为0„¢或转„奥法¢状态,第二个最高有效位设置为1„¢。这个过程重复LSB,此时转换后的数字在SAR值是可用的。

SAR的输出是美联储的DAC输出作为比较的变量引用,而另一个比较器的输入与未知的模拟输入电压。这里,比较器的输出用于近似未知模拟输入电压与SAR的n位数字值。

该A / D转换器的基本原理是,未知的模拟输入电压近似一个n位,数字值通过一次一点,MSB开始。一个N位寄存器控制转换的时机,N是ADC的分辨率。Vin比较DAC的输出。比较器的输出控制二分搜索的方向,和数字控制实现使用逐次逼近寄存器(SAR)持有代码转换完成后的输出。

b算法:

逐次逼近算法步进式解释如下,参照图1 [12]。

1。1应用于输入移位寄存器。对于每个转换,1是向右平移1比特的位置。BN-1 = 1,并通过B0 BN-2 = 0

2。SAR的MSB DN-1,最初设置为1,其余比特DN-2通过D0设置为零。

3所示。由于SAR输出控制DAC和SAR输出是100…0,DAC输出将被设置为Vref / 2。

4所示。接下来,Vin比较Vref / 2。如果Vref / 2大于Vin,比较器的输出是比较器1和重置DN-1为0。如果Vref / 2小于Vin,则比较器输出是0和DN-1仍然是一个1。DN-1是实际的MSB最终数字输出的代码。

5。1应用于移位寄存器是由一个位置然后转移BN-2 = 1,而其余部分都是0。

6。DN-2设置为1,DN-3通过D0保持0,而DN-1仍然MSB的价值转换。DAC的输出将等于Vref / 4(如果DN-1 = 0)或3 Vref / 4(如果DN-1 = 1)。

7所示。其次,Vin DAC的输出。如果DAC输出大于Vin,比较器DN-2复位为0。如果Vin小于DAC输出,DN-2仍然是一个1。

8。重复这个过程,直到DAC的输出收敛于Vin的价值在转换器的分辨率。

c . SA-ADC的操作:

在这个设计中,而不是计算二进制序列,SAR计数通过所有的值从mostsignificant比特和完成的最低。香港由一个移位寄存器和逻辑控制单元控制移位寄存器的输出在一个特定的序列。在整个计算过程中,寄存器显示器比较器的输出二进制数是否大于或小于模拟信号输入,调整相应位的值。这个计数策略的优点是快得多的结果:DAC输出收敛的模拟信号输入更大的步骤,而不是0-to-full计数的常规序列计数器。

有三个不同的操作顺序执行的A / D转换器:

(1)样品连续值,连续时间模拟信号。

(2)它对采样信号进行有限数量的水平。

(3)它分配一个数字代码相关的量化水平。

的操作序列,任何物理信号,无论如果是机械,热,光,声,或磁,一旦被一个合适的传感器转换成电信号,它可以被转换成数字信号的a / D转换器和加工方便和强大的数字信号处理组件,可以提取的各种有用的信息。有很多方法来实现模拟数字转换的研究。作为本研究的延续,这项工作的目的是设计一个电路流行SA-ADC将表现出更低的能耗,需要较小的转换时间,组件合并,例如模拟比较器是一个高速的操作。

LSB的价值是由= Vref / 2 n

的全面(FS)的区别是模拟输出的最大数字词(111…)和模拟输出最小的数字词(000…)

IV.DESIGN的关键组件

高频低功耗OPAMP的设计:

OPAMP模拟处理系统的一个关键因素,提出了在我们以前的工作[13],一个高频CMOS运算放大器(放大器)如图4所示运营3 v电源使用台积电0.18微米CMOS技术设计。相比传统的方法,提出了补偿方法导致更高的单位增益频率相同的负载条件下。了设计参数和电参数如表。这条赛道中给出有效运作在一个闭环反馈系统,与当前缓冲区补偿电路在高带宽使得它适合高速应用。电路操作条件包括室温操作温度与3 v的电源和负载的10 pf。

的交流信号的频率响应图1 v是横扫5分每十年从4 ghz频率10 khz。图5显示了频率响应,显示了一个直流增益在dB和频率在赫兹(在对数尺度)和相位的OPAMP开环。直流增益是发现49.02 db和阶段保证金60.50足以OPAMP操作在一个较高的频率。一个单位增益频率的2.02 ghz的OPAMP当所有其他参数也设定在一个优化值。

转换速率仿真执行进行瞬态分析使用的脉冲波形1 mv脉冲一段0.5 nsec。杀率(+ ve和负)发现1.41 v /μs和1.42 v /μs分别是不错比其他低功耗,低电压放大器。转换速度响应如图6所示。

图形的输出噪声OPAMP下面,产生一个输出噪声1.64μv /√(Hz)。

图评估电源抑制比(PSRR)在dB如下图9所示。PSRR措施影响OPAMP电源纹波的输出电压。它从输入输出电压增益的比值(开环),从供应到输出。把OPAMP PSRR可以计算的单位增益配置与输入卖空。米勒补偿电容允许的电源纹波输出足够大。PSRR (+ ve) OPAMP的设计计算是154分贝。电路PSRR计算如下所示:

下面的波形显示的位置两极的电压波形。

b . CMOS比较器设计:

比较器电路,比较一个模拟信号与另一个模拟信号或引用和输出二进制信号的基础上进行比较。比较器在高速adc设计起着重要的作用。比较是一个关键的功能,通常一个限制组件在设计高速数据转换系统由于其有限的精度,比较,速度和功耗。使用相同的OPAMP我们之前的工作[13]相同的参数,设计比较器通过使用当前的镜子,由目前的下沉,有功负载和恒流源。晶体管W / L比值是选择提供准确和最佳的结果。寄生效应的影响在这个设计比较器的性能是最小化。这有助于获得所需的输出一个高速和低功耗。比较器电路如图11使用tanner工具模拟了台积电0.18微米CMOS技术。

c . DAC的设计:

各种各样的DAC结构存在,从简单到复杂。每个人都有自己的优缺点。在这里,我们使用DAC架构,包含更少的电阻和叫做R-2R梯形网络。这个配置包括一个电阻网络交流和2 R的值。图12展示了一个n位R-2R梯子。从网络的右端开始,任何节点的阻力寻求正确的地2 r。每个节点电压与Vref通过二进制加权关系引起的电压梯子分工网络。它使用电阻只有两种不同的价值观,他们的比例是2:1。一个n位DAC需要2 n电阻,他们很容易修剪。从Vref总电流是恒定的,因为潜在的底部的每个开关电阻总是零伏特(地面或虚拟地面)。 Therefore, the node voltages will remain constant for any value of the digital input. In the voltage mode R-2R ladder DAC shown in Figure 12, the "rungs" or arms of the ladder are switched between Vref and ground, and the output is taken from the end of the ladder. The output may be taken as a voltage (V1). The voltage output has an advantage that is the constant output impedance which eases the stabilization of any amplifier connected to the output node. Additionally, the switches switch the arms of the ladder between a low impedance Vref connection and ground, which is also, of course, low impedance, so capacitive glitch currents tend not to flow in the load. On the other hand, the switches must operate over a wide voltage range (Vref to ground). This is difficult from a design and manufacturing viewpoint, and the reference input impedance varies widely with code, so that the reference input must be driven from a very low impedance. In addition, the gain of the DAC cannot be adjusted by means of a resistor in series with the Vref terminal. Figure 13 shows the CMOS circuit of the voltage buffer used in DAC.

如上所示,在图14是一个8位DAC用于我们的设计。

香港由一个移位寄存器和一个控制单元。

d .移位寄存器:

在我们的工作,并行串行基于寄存器的SAR ADC设计使用。移位寄存器是一种时序逻辑电路,主要用于存储数字数据。他们是一群的人字拖链连接在一个这样一个触发器的输出成为下一个触发器的输入。图15显示了我们使用的移位寄存器的示意图,图16显示了CMOS电路的D-flip失败中使用移位寄存器。

大肠特区控制逻辑:

的几个特区设计目前在使用中,最常见的设计使用一个单独的音序器和代码登记由d型人字拖。音序器的功能(由移位寄存器)是控制代码的启用注册并按顺序设置每个触发器注册的“审判”状态,这样在下一个时钟脉冲,触发器是有条件地设置的信息在数据行,我。e数据比较器的输出。这种设计的优点在于它的简单和易于布局由每一位细胞繁殖。移位寄存器的输出是美联储允许输入代码的触发器,而互补的移位寄存器的输出是美联储的逻辑门的输入。代码的互补输出寄存器美联储和其他逻辑门的输入。比较器的输出直接喂给代码的输入寄存器的设置或重置的输出位特区按照二进制搜索算法。比较器输出与时钟的一些特定的代码注册时启用。逻辑门的输出提供了SAR的输出。8位特区示意图见图17。

诉结果和讨论

一个8位ADC是使用该方法设计的。8位SA-ADC的输出波形如图18所示。

图18:8位SA-ADC的输出波形

整个转换过程进行了8个时钟周期为8位SA -模拟到数字的转换。转换过程的平均能耗为2.4兆瓦。完整的规模(FS = Vref - LSB = Vref (1-1/2N))是4.98。动态范围是48.16 db。rms量化噪声为0.00564分贝。最大信噪比是313.5。

VI.CONCLUSION

这项工作的主要目标是选择和优化或开发ADC拓扑与快速转换时间。为了这一目的,一个简单而快速的逐次逼近模拟到数字转换器设计技术。SA-ADC最常规ADC,遵循一个二进制搜索算法的原理,证明了表现出更快的转换和非常有效的目标分辨率。整个ADC的二分搜索是基于一些数字逻辑,实现利用SAR, DAC和比较器。这些组件是由人字拖和逻辑门和反馈的方式连接。逐次逼近ADC更适合交错。在这工作,SA-ADC 8位的设计,也可以扩展到更多的比特数。在设计,唯一可能的障碍在高速转换如果比较有限带宽增益积。但这困难是克服使用高频OPAMP高速比较器的设计。

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