高频低功耗逐次逼近模数转换器的设计

Jayalekshmi¹维平·托马斯¹

印度埃尔纳库拉姆穆瓦图普扎伊拉希亚工程技术学院电子与通信系

摘要

本文采用台积电0.18微米CMOS技术，设计了一种在3V电源下工作的高频低功耗模数转换器(ADC)。所设计的ADC是通过分别设计电路的每个构件，然后将它们组装在一起来得到所需的ADC。CMOS比较器，数模转换器(DAC)和逐次逼近寄存器(SAR)是ADC设计中的关键元素。CMOS运算放大器设计了一个高单位增益频率，将指导ADC以更高的速度工作。设计在Tanner EDA工具中进行。利用S-edit和W-edit对仿真结果进行了验证。

关键字

CMOS, OPAMP，比较器，SAR, DAC

I.INTRODUCTION

作为电子电路快速发展的主要动力之一，信号处理的贡献总是值得一提的。随着现代超大规模集成电路技术的飞速发展，人们可以在单个芯片上构建越来越复杂的数字电路来实现传统上由模拟电路实现的信号处理，因为数字电路在噪声灵敏度低、信号再生能力强、易于实现设计和测试自动化等方面优于模拟电路。然而，信号处理的对象源于现实世界的物理信号总是以模拟形式存在的事实。因此，为了方便DSP在数字领域的广泛功能，在当代所有混合信号处理集成电路中，模拟块和数字块之间的接口无处不在。模拟数字数据转换器是接口中的主要组件之一。TodayÃ¢Â ' Â '混合信号asic的趋势导致在单个芯片上集成具有复杂数字电路的模数转换器(adc)。adc是混合信号ic的关键元件。

无线通信和数字音频和视频等广泛应用产生了对具有成本效益的数据转换器的需求，这些转换器将实现更高的速度和分辨率。数字信号处理器的需求不断挑战着模拟设计人员，要求他们改进和开发新的ADC和DAC架构。

基本上，逐次逼近A/D转换器以其非常好的功率效率而闻名，它由三个主要部件组成——模拟比较器、DAC和逐次逼近寄存器(SAR)，所有这些部件都以如图1所示的反馈方式连接。一个更完整的转换器包含CLOCK、CLEAR和START信号的额外控制逻辑，可能还有一组用于输出位的数据锁存器。由于SAR是三者中唯一的数字网络，它一直是先前尝试制造具有成本竞争力的单片逐次逼近A/D转换器的限制因素之一，因为模拟和数字网络无法成功地建立在同一个芯片上。因此，早期的单片转换器尝试采用双芯片方法，将转换器的模拟和数字部分保持在单独的单片芯片上，然后连接到单个混合基板[1]上。

工作从设计高频低功率运算放大器(OPAMP)开始。OPAMP是一种d耦高增益电子电压放大器，具有差分输入，通常是单端输出。运放产生的输出电压通常比输入端之间的电压差大数十万倍。opamp是模拟处理系统中的关键元件。运算放大器是我们电路中的主要瓶颈。如图1所示，我们需要一个DAC和比较器电路。在模数转换电路的设计中，采用了基于OPAMP的DAC和比较器。因此，高频低功耗OPAMP的设计是ADC电路的基础。

2文献调查

在一篇关于数据转换的调查文章中，有人指出，目前使用的最流行的模拟到数字(a /D)转换器类型是采用逐次逼近(SA)算法[1]。它受欢迎的主要原因在于它固有的快速转换时间，对于n位转换器来说，这是一个常数n个时钟周期。逐次逼近模数转换器，通常称为SA-ADC，由于其在速度和功耗之间的良好平衡，被广泛应用于工业控制应用和电池供电应用。与双斜率积分法和伺服型方法等其他A/D方案相比，逐次逼近方案具有更高的转换率[2]。在多通道数据采集系统和PCM电信系统中，这是一个非常可取的特性。该方案在过去的主要缺点是依赖于紧容差，通常在算法[3]的实现中使用复杂的网络。

由于高频低功耗OPAMP的设计是我们设计的关键，所以我们也调查了许多这方面的论文。在R.K Baruah[4]的方法中，虽然所设计的OPAMP工作在低功率、低电压下，但其单位增益频率却很低。Miran Milkovic[5]，解释了在1.5 pm CMOS数字工艺中制作的高单位增益带宽电流增益CMOS运算放大器的性能。采用短通道MOS晶体管在电流增益模式下工作，可获得较高的单位增益带宽。在短通道MOS晶体管中，采用堆叠电流反射镜作为电流增益级来减小通道长度调制的影响。虽然在HSPICE中进行的模拟[6]显示了在低电源下的操作，并且消耗了更小的功率，但是在单位增益频率上观察到的增加仍然不能认为是值得注意的。研究工作[7]坚持采用伪级联补偿代替米勒补偿，将单位增益频率提高到450MHz。但是可以看出，这种方法随着单位增益频率的增加而使相位裕度降低。Boaz Shem-Tov, Mücahit Kozak和Eby G. Friedman[8]提出了一种设计高速CMOS运算放大器(Op-Amp)的方法。运算放大器由运算跨导放大器(OTA)和输出缓冲器组成。 The OTA is compensated with a capacitor connected between the input and output of the buffer. The multi-stage design [9] improves the settling time and gain but leads to the decrease of the phase margin and unity gain frequency. Again, as the supply voltage decreases, it also becomes increasingly difficult to keep the transistors in saturation with the voltage headroom available [10]. Bhupendra K. Ahuja[11] described in detail how the commonly used two-stage CMOS operational amplifier suffers from two basic performance limitations due to the RC compensation network around the second gain stage. First, this frequency compensation technique provides stable operation for limited range of capacitive loads, and second, the power supply rejection shows severe degradation above the open-loop pole frequency. Moreover, in these procedures, the effect of capacitive load on unity gain frequency, speed, power and noise balancing altogether is not considered. In our work, an OPAMP has been designed which exhibits high unity gain frequency for optimized balancing of phase margin, gain, speed, power, noise and load. A method is proposed to set a higher unity gain frequency of the OPAMP working at a lower supply voltage. This allows the value of each circuit element of the amplifier (i.e transistor aspect ratios, bias current and compensation capacitor) to be univocally related to the required electrical parameters.

3理论背景

A. SA-ADC原理:

逐次逼近a /D转换器的转换过程基本上是在收敛到最终数字答案之前，通过所有可能的量化级别进行二进制搜索。这种类型的ADC通过连续地将电压范围除以一半来工作。一个SA-ADC需要“nÃ¢Â ' Â '步骤才能达到”nÃ¢Â ' Â ' bits的精度，其中每个步骤包括三个主要操作——DAC的设置，比较器做出决策和控制逻辑确定下一个DAC电平。

MSB最初设置为“1Ã¢Â′Â′”，并将数字等效值与未知的模拟输入电压进行比较。如果DAC输出大于模拟输入电压，则MSB保持" onÃ¢Â ' Â '，第二个MSB也设置为" 1Ã¢Â ' Â ' i.e. " onÃ¢Â ' Â ' state。否则，MSB将被重置为“0Ã¢Â ' Â '或变成“offÃ¢Â ' Â ' state”，第二个MSB将被设置为“1Ã¢Â ' Â '。这个过程一直重复到LSB，此时转换后的数字值在SAR中可用。

SAR的输出被馈送到DAC, DAC的输出作为比较器的变量参考，而比较器的另一个输入连接未知的模拟输入电压。这里，比较器输出用SAR的n位数字值来近似未知的模拟输入电压。

这种A/D转换器的基本原理是，从MSB开始，通过一次尝试一位的方法，将未知的模拟输入电压近似为n位数字值。N位寄存器控制转换的时间，其中N是ADC的分辨率。Vin与DAC的输出进行比较。比较器输出控制二进制搜索的方向，数字控制使用逐次逼近寄存器(SAR)实现，在转换完成时保存输出代码。

B.算法:

逐次逼近算法参照图1[12]逐步解释如下。

1.a1应用于移位寄存器的输入。对于每一个转换的位，1被移到右1位的位置。BN-1 =1, BN-2到B0 =0

2.SAR的MSB DN-1初始为1，其余的DN-2到D0为0。

3.由于SAR输出控制DAC，并且SAR输出为100…0，因此DAC输出将被设置为Vref/2。

4.接下来，将Vin与Vref/2进行比较。如果Vref/2大于Vin，则比较器输出为1，比较器将DN-1重置为0。如果Vref/2小于Vin，则比较器输出为0,DN-1仍然为1。DN-1是最终数字输出代码的实际MSB。

5.将1应用于移位寄存器，然后移位一个位置，使BN-2=1，而其余位均为0。

6.DN-2设置为1,DN-3到D0保持为0，而DN-1保持MSB转换的值。DAC的输出现在将等于Vref/4(如果DN-1=0)或3Vref/4(如果DN-1=1)。

7.接下来，将Vin与DAC的输出进行比较。如果DAC输出大于Vin，比较器DN-2被重置为0。如果Vin小于DAC输出，DN-2仍然是1。

8.这个过程重复进行，直到DAC的输出收敛到转换器分辨率范围内的Vin值为止。

C. SA-ADC的操作:

在这种设计中，SAR不是按二进制顺序计数，而是通过尝试从最高有效位开始到最低有效位结束的所有位的值来计数。SAR由移位寄存器和逻辑控制单元组成，以特定的顺序控制移位寄存器的输出。在整个计数过程中，寄存器监视比较器的输出，看二进制计数是否小于或大于模拟信号输入，并相应地调整位值。这种计数策略的优点是结果更快:DAC输出在模拟信号输入上的收敛步长比常规计数器的0到全计数序列大得多。

A/D转换器依次执行三种不同的操作:

(1)对连续值、连续时间的模拟信号进行采样。

(2)它将采样信号量化为有限数量的电平。

(3)将数字编码分配给相关的量化级。

在这样的操作顺序下，任何物理信号，无论是机械信号、热信号、光信号、声信号还是磁信号，一旦被合适的传感器转换成电信号，就可以由a /D转换器转换成数字信号，并通过强大的数字信号处理组件进行方便的处理，从中提取出各种有用的信息。实现模数转换的研究方法有很多。作为本研究的继续，本工作旨在为目前流行的SA-ADC设计一种电路，该电路将表现出更低的功耗和更少的转换时间，因为所集成的组件(例如模拟比较器)具有较高的运算速度。

LSB的值为= Vref/2N

同样，全量程(FS)是最大数字单词(111…)和最小数字单词(000…)的模拟输出之间的差值。

四、关键部件的设计

A.高频低功率OPAMP的设计:

OPAMP是模拟处理系统中的一个关键元件，正如我们在之前的工作[13]中提出的那样，我们设计了一个高频CMOS运算放大器(运放)，如图4所示，它使用tsmc 0.18微米CMOS技术在3V电源下工作。与传统补偿方法相比，该补偿方法在相同负载条件下可获得更高的单位增益频率。设计参数以及产生的电气参数如表i所示。该电路在闭环反馈系统中高效运行，具有电流缓冲补偿电路，同时高带宽使其适合于高速应用。电路工作条件包括以室温为工作温度，电源为3V，负载为10pF。

对于频率响应图，1V的交流信号从10KHz到4GHz频率以每十年5点的速度扫过。图5显示了开环OPAMP的频率响应，显示了以dB为单位的直流增益与以Hz为单位的频率(以对数尺度)以及相位裕度。结果表明，该滤波器的直流增益为49.02dB，相位裕度为60.50，足以满足高频操作放大器的要求。当所有其他参数也设置在优化值时，2.02GHz的单位增益频率对于OPAMP来说是极好的。

转换速率模拟使用1mV的脉冲波形进行瞬态分析，脉冲周期为0.5nsec。转换速率(+ve和-ve)分别为1.41V/μs和1.42V/μs，与其他低功耗、低电压opamp相比，具有较好的性能。回转速率响应如图6所示。

OPAMP的输出噪声曲线图如下所示，输出噪声为1.64μV/平方根(Hz)。

电源抑制比(PSRR)以dB为单位的评估图如下图9所示。PSRR测量电源纹波对OPAMP输出电压的影响。它是输入到输出(开环)的电压增益与电源到输出的电压增益之比。PSRR可以通过将OPAMP置于单位增益配置中并将输入短化来计算。米勒补偿电容允许电源输出纹波足够大。本设计中OPAMP的PSRR (+ve)计算为154 dB。PSRR计算电路如下所示:

下面的波形显示了电压幅度波形中极点的位置。

B. CMOS比较器设计:

比较器是一种电路，它将模拟信号与另一模拟信号或参考信号进行比较，并根据比较输出二进制信号。比较器设计在高速adc中起着重要的作用。在高速数据转换系统的设计中，比较功能是一个至关重要的，而且往往是一个限制因素，因为它的精度、比较、速度和功耗有限。利用与我们之前的工作[13]相同的OPAMP和相同的参数，设计了一个由电流反射镜、电流汇聚、有源负载和恒流源组成的比较器。晶体管W/L比的选择，以提供准确和最佳的结果。本设计将影响比较器性能的寄生效应降到最低。这有助于获得所需的输出，高速和低功耗。比较器电路如图11所示，使用tsmc 0.18微米CMOS技术的tanner工具进行了模拟。

C. DAC的设计:

存在各种各样的DAC体系结构，从非常简单到复杂。每一种都有其优点和缺点。在这里，我们使用了包含更少电阻的DAC架构，称为R-2R阶梯网络。该结构由R和2R值交替的电阻网络组成。图12展示了一个n位R-2R阶梯。从网络的右端开始，任何节点对地右侧的电阻为2R。每个节点电压与Vref之间通过阶梯网络电压划分产生的二元加权关系进行关联。它只使用两个不同值的电阻，它们的比率是2:1。一个n位DAC需要2N个电阻，而且它们很容易被修剪。从Vref流出的总电流是恒定的，因为每个开关电阻底部的电位总是零伏(接地或虚地)。 Therefore, the node voltages will remain constant for any value of the digital input. In the voltage mode R-2R ladder DAC shown in Figure 12, the "rungs" or arms of the ladder are switched between Vref and ground, and the output is taken from the end of the ladder. The output may be taken as a voltage (V1). The voltage output has an advantage that is the constant output impedance which eases the stabilization of any amplifier connected to the output node. Additionally, the switches switch the arms of the ladder between a low impedance Vref connection and ground, which is also, of course, low impedance, so capacitive glitch currents tend not to flow in the load. On the other hand, the switches must operate over a wide voltage range (Vref to ground). This is difficult from a design and manufacturing viewpoint, and the reference input impedance varies widely with code, so that the reference input must be driven from a very low impedance. In addition, the gain of the DAC cannot be adjusted by means of a resistor in series with the Vref terminal. Figure 13 shows the CMOS circuit of the voltage buffer used in DAC.

如图14所示，我们的设计中使用的是一个8位DAC。

SAR由移位寄存器和控制单元组成。

D.移位寄存器:

在本文的工作中，采用了基于串行并行输出寄存器的SAR来设计ADC。移位寄存器是一种顺序逻辑电路，主要用于存储数字数据。它们是一组连接在一起的触发器，因此一个触发器的输出成为下一个触发器的输入。图15显示了我们使用的移位寄存器的原理图，图16显示了移位寄存器中使用的d触发器的CMOS电路。

E. SAR控制逻辑:

在目前使用的几种SAR设计中，最常见的设计使用由d型触发器制成的单独的定序器和码寄存器。序列器的功能(由移位寄存器执行)是控制码寄存器的使能，并依次将寄存器中的每个触发器设置为“试验”状态，以便在下一个时钟脉冲时，触发器由数据线上的当前信息(即来自比较器输出的数据)有条件地设置。这种设计的优点在于它的简单和易于布局，其中包括再现每个位元。移位寄存器的输出被馈送给代码触发器的使能输入，而移位寄存器的补充输出被馈送为NAND门的输入之一。码寄存器的互补输出作为另一个输入馈送到NAND门。比较器输出直接馈送到代码寄存器的输入，后者根据二进位搜索算法设置或重置SAR的输出位。当特定的代码寄存器被启用时，比较器输出与时钟上的位进行比较。NAND门的输出提供SAR的输出，8位SAR原理图如图17所示。

五、结果与讨论

采用该方法设计了一个8位ADC。8位SA-ADC的输出波形如图18所示。

图18:8位SA-ADC的输出波形

整个转换过程在8个时钟周期内完成8位SA-模拟数字转换。转换过程的平均功耗为2.4mW。满标度(FS=Vref - LSB= Vref(1-1/2N))为4.98。动态范围48.16dB。rms量化噪声为0.00564dB。最大信噪比为313.5。

VI.CONCLUSION

这项工作的主要目标是选择和优化或开发具有快速转换时间的ADC拓扑。为此，提出了一种简单、快速的逐次逼近模数转换器设计方法。在最传统的ADC中，SA-ADC遵循二进制搜索算法的原理，已被证明具有更快的转换速度和非常有效的目标分辨率。ADC中的整个二进制搜索是基于使用SAR、DAC和比较器实现的一些数字逻辑。这些组件由触发器和逻辑门组成，并以反馈方式连接。逐次逼近ADC更适合于交织。本文设计了8位的SA-ADC，它还可以扩展到更多的比特数。在设计中，高速转换的唯一可能障碍是比较器的增益带宽积有限。但利用高频OPAMP设计的高速比较器克服了这一困难。

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