电气电子工程高级研究国际杂志
菜单类ISSNONLINE(2278-8875)PINT (2320-3765)
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索尼卡周比一号拉杰什库马尔保尔2
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本文处理受控加法/减法电池设计,使用香农基全加法并配电晶体管逻辑拟加器只使用14个晶体管实现全加法微风3.1和DSCH2VLSICAD工具与BSIM4模拟分析各种特征分析基础是电耗、延迟和占用面积,论文与前论文比较,我们很好提高参数
关键字 |
| CAS,Shannon定理,Shannonader,BSIM4 |
I.导 言 |
| 近些年来,大多数VLSI应用程序,如DSP和微处理器使用算术操作像加减法高速减面积可使用VLSI设计中不同的逻辑风格[3]逻辑设计有多种类型,每种类型在速度、芯片大小(面积)和分权方面都有自己的利弊[4]趋势必须停止以避免系统级的敲诈打包和热管理成本最终多切换时间会导致电路演化慢得多然而,如果不通过减少晶体管数解决,则可以调低这个阶梯电路中多晶体管可能是冗余的,抽取冗余可降低延时并增速CAS电池设计使用全加法和2输入XOR积存香农定理电路通过冗余消减法可减少晶体管数 |
| 香农定理器电路仅使用NMOS,这将削弱内部能力并减少传播延迟分治电路参数分析使用BSIM4分析器计算速度、面积和功率消散 |
二.完全adder |
| 完全ader是数字系统基本单元有三个输入和两个输出 和承载执行三大输入并生成和承载标准布尔表达式表示法 |
| SUM=ABC+A |
| CARRY=AB+BC+CA(2) |
三.尚农全自动 |
| 按照此定理逻辑表达式划分为两个词优先变量设置为1并乘以变量,然后将变量设置为0并乘以逆序可持续重复香农定理 |
| 这种方法对乘法晶体管电路设计特别有用香农广义定理可表示函数多变量,f(b0b1b2ybiy |
| f.b1b2.b. |
| 香农扩展定理 |
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| 表达式(2)和(3)可实现传入晶体管函数fig.1显示,显示香农全加法设计使用传入晶管逻辑[5] |
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四. 支持应用/SUBtractorCELL |
| 数字电路中,加法分量电路能整合或减法数(特别是二分法)。下图2电路整合或减法取决于控制信号并发电路同时演化减法 |
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| 控件输入D并初始运算连接 |
| D=0修改加法执行加法 |
| D=1修改加法减法 |
| a+b后S=A+B执行A-B时,二类补充理论表示逐位反转非门并加1CAS单元可用全加法和XOR门设计因为我们知道XOR门可补充输入图3显示CAS单元图设计DSCH2VLSICAD工具实施 |
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| 图3A和B中,用一位数加法/减法和素承载比和T测试位数对受控加法/减法者行为负责.Sum/Diserence/Browe输出变量显示LED输出和承载验证架构行为模拟结果需要fig 4显示模拟结果 |
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V级结实和讨论 |
| 设计任务的目的是比较哪位加法将给我们良好的性能,一旦应用进单元香农添加器设计使用65nm对应供应电压0.7V表1显示,从所有参数看,我们设计比其他参数效率更高 |
| 微风3.1软件使用图5显示拟CAS单元布局设计图图图图图6模拟布局结果图.图4和图6正在验证我们设计成加法/减法单元格 |
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| 65nm技术用于实施设计,因此上层设计对应供应电压为0.7V,所有参数分析均由微风3.1软件内嵌成的BSIM4分析器完成 |
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六. 结论 |
| 添加电路使用香农定理设计并应用到加法电路设计中拟加法/减法电路提高压强性能比较延迟率和面积效率外加器/减量器电池可分解器使用,因为香农插件设计法使用拟加法器/减法电路可用于DSP电路、分片器和乘法器中,原因是功耗低、传播延迟少和面积小 |
引用 |
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