电气电子工程高级研究国际杂志
菜单类ISSNONLINE(2278-8875)PINT (2320-3765)
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南希一号达拉尼一号P.Kokila一号P.Premkumar一号
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完全加法设计基于分路数据驱动动态逻辑(PROPAGATE和GENERATE)。论文涉及流出流和电路耗电量的减少静态泄漏功率分解可以通过供应电压甘化技术来减少,这些技术可通过插置Vdd/Gnd铁路和电路之间的晶体管实现。允许供应电压只在需要时间流过电路.Ass通过这种方法静态功率下降 进程速度提高 高可驱动性比照传统多米诺加法通过这种减少泄漏功率技术,预期电耗比现有方法低约30%。因此新设计电耗减全加法以数组乘法实现提高性能
关键字 |
| 完全ader,提供电压定位,乘子机,TannerEDA |
一.约束 |
| 可移植电子产品的需求和受欢迎度驱动设计者争取小硅面积、更高速度、较长电池寿命和更高可靠性电源是设计者设计系统时想保存的溢价资源全加法是各种电路基本单元,特别是用于算术操作的电路,如压缩机、参照器、对等棋等全加法常跨复杂算术路由求乘分解反之构成系统核心并影响整个系统的整体性能增强全加法性能可显著影响系统性能图1.2显示现代高性能微处理机电耗分解[2]内存单元、存储单元、时钟周期和数据路径等各种单元作为处理器基本函数 |
| 数据路径耗用约30%系统总功率添加器是数据路径中广泛使用的组成部分,因此需要仔细设计分析才能使这些单元实现最优性能电路层优化设计避免输出电压下降、耗电少、临界路径延时少、低供应电压可靠等值,不同负载条件和均衡输出避免故障良好驾驶能力也是一个重要的美德全加单元格大数重复,布局规律性以及互连复杂性也很重要 |
| 电路层优化设计避免输出电压下降、耗电少、临界路径延时少、低供应电压可靠等值,不同负载条件和均衡输出避免故障良好驾驶能力也是一个重要的美德全加单元格大数重复,布局规律性以及互连复杂性也很重要多逻辑样式过去曾用于设计全加格器单元格每一种设计风格都自有优缺点经典全加法设计通常只使用一种逻辑样式全加法设计 |
二. 相关工作 |
| 现有方法包括三种新全加电路,使用最近提议的分解数据驱动动态逻辑探索IBM90nm进程实施并分析性能、电源、面积、开关、开关、流程和电压变异基于逻辑函数实现后,加法特征显示性能和电耗,操作时使用各种供应电压和溢出负载并产生和传递延迟对这些系统性能和功率的影响[1]使用最近提议的数据驱动动态逻辑(D3L)和数据驱动分电前动态逻辑(sp-D3L)实现三种不同的加法函数 |
| 完全加热电路性能在很大程度上取决于应用设计样式类型以及逻辑函数使用特定设计样式实现举例说,标准CMOS实现允许电路实现合理延迟产品[2],高噪声边距、正规布局和相对较高的处理容度动态实现可能产生极快设计,但最终支付总电耗高成本D3L和sp-D3L[9]是两种设计风格,允许高性能动态电路设计而不增加时钟分布网的耗电量因此这些样式形成有趣的实施策略 实现高性能,电效全加法 |
| 除逻辑函数执行风格外,晶体管的分级作用在优化电路性能、电耗、噪声边际、开关、开关等方面发挥极其重要的作用动态加法显示,晶体管其余部分逐步分解产生最强延迟产物,同时保持加法电路可转性据认为,晶体管逐步分级为所考虑的每一种加法电路产生最强延迟产物结果所有加法都相应大小加法非可驱动性,我们在所有晶体管上保留最小尺寸 |
| 最小分解所有晶体管 产生最强性能和面积交换延迟报告对应每个加法器所见最坏案例延迟可以看到混合加法模拟独立时在所有加法中提供最佳PDP完全加法函数使用sp-D3L方法提供最小延迟值,加法工作比研究选择标准加法快近两倍相加器的缺陷当然是高功率耗用,因为多晶体管数多以及sp-D3L实现中多路到地面[5]关于逻辑函数选择实现问题,用PROPAGATE和GENERATE信号执行时全加法最优性能可归结于此函数允许小数晶体管堆积序列并显示输出节点最小容量显示输出节点电容组成加速度中最关键分量,而不论电路分量大小后再取SUM和CARRY输出 |
| 从功能上看,可观察到基于PROPAGATE的加法器GENERATE最优特别是在D3L[5]和sp-D3L[9]实现此函数时,性能优势可归结为中间加法级间定期刷新电压水平但这些加法器继续受高功率消散之苦,最可能是因为交换节点数目多,并增加短路消散加载[10] |
三.系统推荐 |
| 在拟议方法中,电路静态损耗可使用供应电压加固技术减少以这种方法,电压下降可以通过连接Vdd/gnd铁路和电路之间的两个晶体管来减少允许供应电压只在需要时间流过电路.Ass通过这种方法静态功率下降 进程速度提高 高可驱动性比照传统多米诺加法 |
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| 里头i+模块由大块组成 即传播生成传播输出由二分输入A和B组成生成输出由AND操作组成SUM输出由 XOR运算传播输出和输入Ci组成Cout通过OR操作获取传播输出与传播输出和Ci输入产品间完全加热电路性能在很大程度上取决于应用设计样式类型以及逻辑函数使用特定设计样式实现 |
| 举例说,标准CMOS实现允许电路实现合理延迟产品,高噪声边距、正规布局和相对较高的处理容度动态实现可能产生极快设计,但最终支付总电耗高成本D3L和sp-D3L是两种设计风格,允许高性能动态电路设计而不增加时钟分布网电量因此这些样式形成有趣的实施策略 实现高性能,电效全加法 |
| 除逻辑函数执行风格外,晶体管的分级作用在优化电路性能、电耗、噪声边际、开关、开关等方面发挥极其重要的作用动态加法显示,晶体管其余部分逐步分解产生最强延迟产物,同时保持加法电路可转性 |
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| 金字塔2显示sp-D3L设计样式中的全加法实现据认为,晶体管逐步分级为所考虑的每一种加法电路产生最强延迟产物结果所有加法都相应大小转接器[8]和传输门[11]基础加法即加法非可驱动性,我们在所有晶体管上保留最小尺寸最小分解所有晶体管 产生最优功用和面积权衡三种不同的加法在最近提议数据驱动动态逻辑下实现(D3L)并分路驱动数据动态逻辑 |
| splitdivenDivemicLogic(sp-D3L) |
| 一种新动态逻辑,名称为二分路径D3L(spD3L)[5],克服D3L速度限制从标准D3L生成的分路D3L设计样式允许设计高速度动态电路,没有时钟树上方功率,同时提供比D3L高得多性能,因为预充电节点容量下降显示分向动态新法性能益时使用传统静态多动格拟加法所有加法电路均标注速度、电源、面积、噪声边距供应电压缩放能力 |
| 为了评价加载器驱动加载电路加载器显示加载电路合并效果,还用不同加载量进行了组合开关分析发现新设计从16%到27%实现性能优于名义供应电压静态和动态对等供应电压从1V升至0.8V后,加法显示PDP优于dimino静态D3L设计分别达12%、34%和39%Fan-out分析显示加法性能比其他PDP高11%至41% |
| 电源加速 |
| 高Vt睡眠晶体管使用技术,当块不切换时从电路块切除VDD睡眠晶体管裁剪是重要的设计参数技术即MTCMOS或多阈CMOS减少备用或泄漏功率电源滑动[1]影响设计架构多于时钟滑动增加延迟时间,因为电门模式必须安全进出境 |
| 设计低功率节能量和耗能进出低功率模式之间存在架构权衡关闭块可以通过软件或硬件实现驱动软件可调度下电操作硬件计时器可用专用电源管理控制器是另一个选项外部交换电源是一种极基本电源套接法实现长期漏损功率减慢[12] |
| 内电网比较合适CMOS交换机为电路提供电源受电源加固控制器控制输出电门块缓慢卸载输出电压水平在阈值电压水平上花更多时间通向大短路电流电源悬浮使用低漏PMS晶体管头交换机关闭电源以置备或沉睡模式设计部件 |
| NMOS脚开关也可以用作睡眠晶体管插入睡眠晶体管拆分芯片电网成永久电网连接电源和虚拟电网驱动电池并可以关机复杂电网质量对电源归并设计成功至关紧要最关键参数中有两个是IR投放法和硅区和路由资源惩罚法可使用细胞或聚类法或分布式粗粒法实施电源加固 |
| 电源压缩平面机 |
| 电源定位实现附加因素需要考虑下列参数并仔细选择这些参数的值,以成功实施这一方法 |
| 权门大小: 权门大小必须选择处理时切换电流量门必须大到无法测量电压下降算法门大小选择为切换电容3倍设计者也可以选择页眉或页脚门通常页脚门偏小于同位切换电流动态电流分析工具可精确测量电流并预测电门大小 |
| 门控率: 电源定位中, 这是一个重要参数 判定电源定位效率当割速率大时,需要更多时间关机并开关电路,从而可影响电源加压效率滑动率通过缓冲关口控制信号控制 |
| 同步交换能力:这一重要约束指电路量可同时交换而不影响电网完整性如果大量电路同时交换,由此产生的“rush电流”会损及电网完整性电路需要分级切换以防止发生这种情况 |
| 电门泄漏:电门由主动晶体管组成,减少泄漏是最大限度节能的重要考虑 |
四.成果和讨论 |
| 坦那尔EDA |
| Tanner EDA是电子设计自动化软件解决方案的主要提供者,设计、布局和验证模拟/混合信号ICs和MEMs工具帮助自动化简化设计过程,使工程师高成本效益地将商业上成功的电子产品提前营销 |
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| 微博3显示用SUM和PROPAGATE块组合实施全加法系统生成输出由AND操作组成SUM输出由 XOR运算传播输出和输入Ci组成Cout通过OR操作获取传播输出与传播输出和Ci输入产品间 |
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| 微博4表示T-spice输入窗口中拟全加法模拟输出波状,SUM和PROPAGATE路段输入函数和其他命令函数使用T-spice中的INSERTCOMMND选项插入PMS时钟晶体管ON预充电阶段并设置逻辑值动节点1时钟-NPOS晶体管(即脚晶管)向评价网络提供通向地面路径 |
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| 微博5显示配有计算功率值的调味窗口发现TannerEDA工具中拟全加压电量为200084e-008模拟数据显示使用TannerEDA工具并执行90nmCMOS进程动态电量因供应电压下降而大幅减少 |
六. 结论 |
| 关于模拟问题,可以看到拟全加法需要比现有方法低功率实际电耗约30%前方法通过使用电网技术,电量可以最小化到某种程度,提高全加电路性能通过使用全加法,数组乘法可以设计,数组乘法性能也可以提高 |
引用 |
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