高速硬件高效的4位SFQ乘法器设计

k·拉梅什¹, M.Vaidehi²

印度金奈安娜大学圣安妮大学欧洲经委会系助理教授
印度金奈安娜大学圣安妮大学欧洲经委会系助理教授

摘要

设计了一种采用约瑟夫森传输线(jtl)和无源传输线(ptl)的2位布斯编码器。布斯编码法是求部分积的算法之一。用这种方法，与与数组方法相比，部分产物的数量减少到一半。将布斯编码器法设计的倍增器电路面积与与阵法设计的倍增器电路面积进行了比较。所提出的4位改进展台编码器是使用Quartus II设计的。仿真输出分析了booth编码器和改进booth编码器的面积、时延和功率性能，结果表明，与传统booth编码器相比，改进booth编码器实现了更好的SFQ乘法器。

关键字

乘法器，booth编码器，(改进booth编码器)MBE，(单通量量子)SFQ逻辑。

介绍

低功耗是目前CMOS电路的研究方向，因为高集成度会增加电路的功耗。单通量量子(SFQ)逻辑电路以其低功耗和高吞吐量而倍受关注。虽然超导电路需要制冷系统，但与半导体电路相比，SFQ电路具有更高的优势。SFQ逻辑的优点是运算速度快，功耗低。AND数组法和Booth编码法是部分积生成算法。由于部分积级的增加占用了很大的电路面积，造成了巨大的延迟，因此需要减少部分积来实现更高位乘法

一般来说，乘法器使用布斯编码器和全加法器数组或CSA树来代替全加法器数组。该乘法器主要由三部分组成:Booth编码器、CSA树等部分产品压缩树和末级加法器。CSA树是将编码器的部分积尽可能并行地相加。在实际实现中，使用许多(4:2)压缩器来减少每个管道步骤中的输出数量。提高乘数速度的最有效方法是减少部分乘积的数量，因为乘法在部分乘积的一系列相加之前。为了减少部分积的计算步数，采用了改进的Booth编码器，其中CSA树起到了提高部分积加法速度的作用。

AND数组法和Booth编码法是部分积生成算法。部分积的减少是高比特乘法所必需的，因为部分积的增加阶段占用较大的电路面积。在本文中，我们提出了带有与数组或布斯编码器的有符号并行4位乘法器的测试芯片。

在本文中，我们提出了一种设计技术，可以提高SFQ乘法器的速度，而不需要功率惩罚。基于该技术，SFQ乘法器的最大速度比传统设计提高了40%以上。此外，各种乘数在本表中以工作速度几乎可以实现SFQ乘数。第二节讨论设计和分析。第三节展示了模拟和测量结果，然后是第四节的结论。

2乘数分析

为了实现高吞吐量的并行乘法，我们选择了通用高速乘法的架构，将乘数划分为三个块;部分积产生器(PPG)，部分积累加器(PPA)，末级加法器(FSA)[2]，[4]。为了实现更高位的乘法运算，本文在PPG块中提出了带有AND数组或Booth编码器的有符号4位乘法器。

A.部分积发生器

在本节中，我们将解释PPG的算法和结构。AND数组方法很容易生成乘数和乘数的逻辑乘积。这种方法是乘法器最简单的结构。然而，这种方法需要(nxm)多个偏积，其中n和m分别表示乘数和乘数和字长。只要使用单元库中的AND单元格，就可以轻松地设计AND数组。半导体电路[14]中通常采用Booth编码方法。用他的方法，我们能够将部分产物的数量减少到n/2xm。Booth编码器具有复杂的结构，因为Booth编码器的操作与AND数组方法相比是复杂的。然而，布斯编码器能够有效地运行，以减少部分产品的添加数量。这种方法的优点是与与数组方法相比，部分产品减少到一半。

设X =(Xn-1,Xn-2，....X0)和Y=(Ym-1,Ym-2，....Y0)是乘数和乘数，乘积Z分别为Z=X*Y

在Booth编码方法中，乘数转换为

该方法从表i中的Y2i-1中得到2位Booth编码器的框图。图2给出了2位Booth编码器产生的q1、Q2和QN信号，这些信号很容易通过SFQ逻辑电路实现。

Booth编码器或AND数组用于PPG。与使用AND数组的乘法器不同，使用Booth编码器的FSA块需要一个6位进位前导加法器(CLA)用于4位乘法器。我们设计了一种采用约瑟夫森传输线(jtl)和无源传输线(ptl)的2位布斯编码器。B.部分积累加器。

PPA区块实现了每比特两个部分产品。我们在PPA块中使用了进位保存加法器(CSA)树进行压缩和计算。与AND数组方法相比，Booth编码器将部分产品的数量减少到一半。表二给出了在给定乘数字长条件下，PPA块中的级数。Booth编码方法比AND数组方法有更少的3 - 5个阶段，如表II所示。这些差异在方案设计阶段具有重要意义。

C.最后阶段加法器

FSA根据PPA块产生的两个数字计算出最终结果。我们在FSA块中采用CLA和Sklansky算法[12]，因为它们需要较少的Josephson结数和SFQ逻辑电路的级数。图2为FSA块设计的6位CLA结构。

3常规卡式编码器

一个2位Booth编码器，一个CSA树和一个6位进位前加法器分别用于PPG块，PPA块和FSA块中的乘数运算。图2为所设计的乘法器与物理带库的关系图，表III为其规格。该倍增器具有9级结构，其中PPG块、PPA块和FSA块分别由3级、1级和5级组成。

四、拟议工作

A.改进型Booth编码器(MBE)

Mac-Sorley对布斯算法[10]进行了改进，扫描的是三个比特，而不是两个比特。这种技术的优点是无论输入多少，都可以将部分产物的数量减少一半。

B.改进Booth算法

该倍增器具有8级结构，其中PPG块、PPA块和FSA块分别由2级、1级和5级组成。

四、拟议工作

A.改进型Booth编码器(MBE)

Mac-Sorley对布斯算法[10]进行了改进，扫描的是三个比特，而不是两个比特。这种技术的优点是无论输入多少，都可以将部分产物的数量减少一半。

B.改进Booth算法

该倍增器具有8级结构，其中PPG块、PPA块和FSA块分别由2级、1级和5级组成。

当部分积的数量减少到和和进位字时，需要一个最终加法器来生成乘法结果。最终加法器的位数是乘数和乘数位数的和。因此，数据路径宽度通常翻倍，这一阶段的延迟是最严重的。通常可以使用6位CLAs[4]来降低延迟和面积要求。这个加法器是一个实用的设计，以更复杂的硬件的价格减少了延迟。

五、仿真结果

A.部分产品生成:

使用Quartus II工具获得了booth和修改booth编码器的模拟输出。通过在不同的提取级别分配输入值，得到模拟波形，并从所分配的输入获得相应的输出。获得的输出相对于相应的互补输入是互补的。拟建工作的模拟波形如图所示。图5显示了修改后的Booth编码器的模拟输出。根据编码器的逻辑设计实现输出，并进行了验证。

B.改进Booth编码器的模拟波形

图6给出了改进型Booth编码器的输出波形。这里给出了4位乘数和乘数作为输入，8位的最终产品是产生的输出。

改进后的booth编码器SFQ乘法器与基于booth编码器的SFQ乘法器相比，功耗降低了22.24%。这种功率的降低是由于在改进的基于SFQ乘法器的展位编码器中部分产品产生单元的数量减少。与阵列和Wallace树乘法器相比，改进的基于booth编码器的SFQ乘法器具有更好的节电效果

D.延迟分析

与基于booth编码器的SFQ乘法器相比，改进后的booth编码器SFQ乘法器的延迟降低了23.96%。延迟的减少是由于在改进的基于SFQ乘法器的展位编码器中部分产品生成单元的数量减少。同时，基于SFQ乘法器的改进booth编码器的时延比阵列乘法器和Wallace树乘法器有更好的时延节约。

E.逻辑单元分析

改进后的展位编码器SFQ乘法器的逻辑单元数比基于展位编码器的SFQ乘法器的面积减少了34.37%。这种逻辑单元计数的减少是由于在基于SFQ乘法器的改进展位编码器中部分产品生成单元的数量减少。此外，基于SFQ乘法器的改进booth编码器的逻辑单元数比阵列乘法器和Wallace树乘法器节省了更多的面积。

表中给出了booth编码器和改进型booth编码器的功率、延时和功率延时产品参数。表IV显示，与传统的展台编码器相比，功耗降低了。类似地，在改进的布氏编码器延迟非常少，这导致高速运行，由于存在的改进布氏编码器。

六。结论

乘法器是DSP系统的重要组成部分之一。DSP结构的临界延迟取决于乘数单元的计算时间。该方法可以减少乘法器单元的计算时间，提高DSP体系结构的运算速度，降低功耗。布斯编码器是关键延迟应用的最佳选择。在现有的Booth编码器中，基于base -2算法所得到的偏积数较多。提出了一种基于基-4算法的改进booth编码器，减少了部分积的数量。结果表明，所提出的改进展台算法消耗25%。因此，改进的布斯编码器被认为是功率关键应用的最佳选择。

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