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国际先进研究期刊》的研究在电子、电子、仪表工程

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设计高速硬件效率4比特SFQ乘数

k·拉梅什1,M.Vaidehi2
  1. Asst.教授,ECE称,St.Anne CET(中央东部东京),安娜大学,钦奈,印度
  2. Asst.教授,ECE称,St.Anne CET(中央东部东京),安娜大学,钦奈,印度
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文摘

2比特布斯编码器与约瑟夫森输电线路(韩国乐团)和被动输电线路(PTLs)设计。展位编码方法的算法获得部分产品。通过这种方法,部分产品的数量减少到一半而和数组的方法。的电路区域乘数与布斯编码器设计方法相比,设计和数组的方法。拟议中的4比特修改布斯编码器设计使用第四的二世。区域,延迟和权力布斯编码器的性能和修改布斯编码器已从模拟输出评估分析表明,改性布斯编码器实现SFQ乘数比传统布斯编码器。

关键字
乘数,布斯编码器(修改布斯编码器),MBE(单个量子通量)SFQ逻辑。

介绍
低功耗CMOS电路是目前研究的高集成原因增加了功耗。Single-Flux-Quantum (SFQ)逻辑电路吸引太多的注意,因为低功耗和高吞吐量。虽然超导电路需要一个冰箱系统,SFQ电路半导体电路相比有更高的优势。SFQ逻辑的优点是操作速度和功耗。和数组方法和展位编码方法对部分产品生成算法。减少部分产品需要更高位的乘法,因为部分产品阶段的占地面积很大的电路,会造成巨大的延迟
一般来说,一个乘数使用布斯编码器和一系列完整的蛇(FAs),或CSA树而不是FAs的数组。这个乘数主要由三个部分组成:布斯编码器,树压缩部分产品,如CSA树,和最后阶段加法器。CSA树是添加部分产品从编码器尽可能平行。在实际实现中,许多(2节)压缩机是用来减少输出的数量在每个管道的一步。最有效的方式增加乘法器的速度是降低部分产品的数量,因为乘法之前一系列的增加部分产品。减少计算步骤的部分产品,修改布斯编码器应用主要在CSA树的角色已经增加了速度增加部分产品。
和数组方法和展位编码方法对部分产品生成算法。减少部分产品需要更高位的乘法,因为增加占地面积大的电路部分产品阶段。在本文中,我们目前的测试芯片与一个签署了平行4比特乘数和数组或布斯编码器。
在这短暂的,我们的设计技术,提高速度SFQ乘数没有功率损失。基于提出的技术,SFQ乘数的最大速度可以增加40%以上与常规设计。此外,各种乘数表中工作几乎在SFQ乘数可以实现速度。第二部分讨论了设计和分析。第三部分显示了模拟和测量结果,紧随其后的是第四部分的结论。

二世。乘数的分析
实现高通量并行乘法,我们选择架构的通用高速乘法乘数分为三个街区;部分产品生成器(PPG),部分产品蓄电池(PPA),和一个最后阶段加法器(FSA) [2], [4]。执行更高位的乘法,我们提出签署4比特乘数与一个数组或一个布斯编码器在分块。
答:部分产品发生器
在本节中,我们解释了算法和分的结构。和数组的方法很容易生成的逻辑产品被乘数和乘数。这种方法是最简单的乘法器架构。然而,这种方法需要(nxm)许多部分产品n和m表示乘数和被乘数单词长度,分别。和数组很容易只使用设计的细胞和细胞库。展位编码方法通常是采用半导体电路[14]。用他的方法,我们能够降低部分产品的数量n / 2 xm。布斯编码器具有复杂的结构,因为手术的布斯编码器和数组方法相比是复杂的。然而,布斯编码器能够操作有效地降低部分产品的数量的增加。这种方法的优点是减少部分产品到一半而和数组的方法。
假设X = (Xn-1、Xn-2….X0)和Y = (Ym-1、Ym-2….Y0)被乘数和乘数,分别产品Z Z = X * Y
在展位编码方法中,乘数转换
该方法分析和解码三位在每个微不足道的Y2i-1表。图2显示了一个框图2比特的展台encoderQ1, Q2和QN信号生成由SFQ逻辑电路容易实现。
布斯编码器或和数组用于分。使用和数组与乘数,FSA块使用布斯编码器需要6-bit携带有预见性的加法器(CLA) 4比特乘数。我们设计了2位布斯编码器与约瑟夫森输电线路(韩国乐团)和被动输电线路(PTLs)。部分产品蓄电池。
PPA块实现两部分产品。我们使用携带拯救加法器(CSA)树在PPA块压缩和计算。布斯编码器降低部分产品的数量下降到一半相比,数组的方法。表2显示了PPA块的阶段数的给定单词长度条件下的乘数。Booth编码方法具有更少的阶段从3到5比和数组的方法如表二所示。这些差异在方案设计阶段具有重要意义。
c .最后阶段加法器
FSA计算最终结果从两个数所产生的PPA块。我们采用CLA属斯科兰吉斯和算法[12]在FSA块,因为他们需要低数量的约瑟夫森结和阶段的SFQ逻辑电路。图2所示的结构设计6-bit CLA对FSA块。

三世。传统布斯编码器
2比特布斯编码器,CSA树和6-bit携带有预见性的加法器用于乘数操作分块,分别PPA块和FSA块。图2显示了图的设计与PTLs乘数,和表3显示了其规范。PPG的乘数9-stage结构块,PPA块和FSA块由3个阶段,第一阶段分别和5个阶段。

四、提出工作
答:修改布斯编码器(MBE)
修改[10]的布斯算法的三联体的Mac-Sorley位扫描而不是两个位。这种技术的优点是部分产品的数量减少一半不管输入。
b .修改布斯算法
PPG的乘数8-stage结构块,PPA块和FSA块包括两个阶段,第一阶段,分别5个阶段。

四、提出工作
答:修改布斯编码器(MBE)
修改[10]的布斯算法的三联体的Mac-Sorley位扫描而不是两个位。这种技术的优点是部分产品的数量减少一半不管输入。
b .修改布斯算法
PPG的乘数8-stage结构块,PPA块和FSA块包括两个阶段,第一阶段,分别5个阶段。
当部分产品的数量减少和和携带的话,最后一个加法器需要生成乘法的结果。最后加法器的比特数的位数之和的乘数和被乘数。因此,数据路径宽度通常翻了一倍,这个阶段是最严重的延迟。通常6节课可以使用[4]改成减少延迟和面积要求。这个加法器是一个实用的设计和更复杂的硬件价格降低延迟。

诉仿真结果

答:部分产品生成:
第二第四的工具是用于获得展位和修改布斯编码器的模拟输出。模拟波形是通过各级分配输入值的提取和相应的输出得到指定的输入。获得的输出是互补对相应的互补的输入。拟议的工作的模拟波形显示在这里。图5显示了模拟修改布斯编码器的输出。输出是基于逻辑设计实现的编码器的验证。

修改b模拟波形布斯编码器
图6显示了修改后的输出波形布斯编码器。这里的4位乘数和被乘数最终产品作为输入和8位生成的输出。
修改功耗布斯编码器SFQ乘数表明基于权力相比减少22.24%布斯编码器的SFQ乘数。这种权力的减少是由于数量减少的部分产品代单位修改布斯编码器基于SFQ乘数。也基于修改布斯编码器的SFQ乘法器的力量展示更好的节能与阵列乘法器和华莱士树

d .延迟分析
修改延迟布斯编码器SFQ乘数表明延迟减少23.96%相比,基于布斯编码器的SFQ乘数。这减少延迟是由于数量减少的部分产品代单位修改布斯编码器基于SFQ乘数。也修改延迟布斯编码器基于SFQ乘数表明更好的延迟储蓄相比,数组和华莱士树乘数。

e .逻辑单元分析
修改逻辑细胞计数布斯编码器SFQ乘数表明面积减少34.37%相比,基于布斯编码器的SFQ乘数。这逻辑细胞数量的减少是由于数量减少的部分产品代单位修改布斯编码器基于SFQ乘数。也修改逻辑细胞计数布斯编码器基于SFQ乘数表明更好地区储蓄相比,数组和华莱士树乘数。
表说明了权力,延迟和功率延迟布斯编码器和修改产品参数布斯编码器。表4显示,功耗降低比传统布斯编码器。同样在修改布斯编码器延迟是非常少,结果高速操作由于修改布斯编码器的存在。

六。结论
乘数是DSP系统最重要的一个组成部分。DSP体系结构的临界延迟取决于乘法器的计算时间。这种方法用于减少计算时间的乘法器不仅提高DSP架构的速度,也降低了功耗。布斯编码器临界延迟应用的最佳选择。在现有布斯编码器,基于Radix-2算法的多的部分产品。在提出修改布斯编码器基于radix-4算法通过降低部分产品的数量。结果表明,提出的修改布斯算法消耗25%。因此修改布斯编码器被认为是最好的选择对权力的关键应用程序。

引用
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