改进线性度的高速分割SAR模数转换器设计

J.Shaba¹, S.Pooranachandran²

印度泰米尔纳德邦维拉拉尔工程技术学院欧洲经委会系研究生学者
印度泰米尔纳德邦维拉拉尔工程技术学院欧洲经委会系助理教授

摘要

最近，低功耗模数转换器(adc)已被开发用于许多能源受限的应用，如无线传感器网络和生物医学应用。逐次逼近寄存器(SAR) ADC是低功耗应用的良好候选者，由于其模拟块最小，因此广泛用于低能量应用。从积分非线性和微分非线性两个方面分析了DAC的静态线性性能，并分析了分立DAC的寄生效应。针对传统SAR模数转换器的转换非线性问题，提出了一种编码随机校正技术，并通过行为仿真进行了验证。在这里，SAR ADC的设计方式是控制模块完全控制模块的分离，并且使用低电平输入位来改变操作速度。专用多路复用器可用于最小化电容器阵列结构。控制模块控制时钟信号并确定模拟信号应该进入SAR逻辑的时间。在获得对输入信号到达时间的控制时，转换速度可以提高，功耗可以最小化。

关键字

线性分析，线性校准，saradc，分裂DAC

介绍

连续逼近寄存器(SAR)模数转换器(adc)用于电池供电的移动应用程序，如DVB-T, DVB-H和TDMB[1]，它们需要中速(10 MS/s - 100 MS/s)和中等分辨率(8-10 b)。由于结构设计和操作简单，SAR adc功耗非常低。然而，SAR转换基本上依赖于从输入信号中减去参考电压的电容式DAC的安排。分体DAC[2]的kT/C噪声、电容不匹配和寄生影响转换精度。对于中等分辨率，kT/C噪声要求满足小电容，而其他非理想性，如寄生和非线性，其影响取决于DAC的结构和开关方法，变得非常重要。SAR adc采用二元加权电容式DAC结构。但是DAC阵列的电容随着分辨率的增加呈指数级增长，这导致开关能量、面积和沉降时间的消耗更大。中分辨率[3]-[5]的一个有价值的替代品是分体式电容DAC。但其局限性在于寄生电容破坏了电容式DAC阵列所需的二进制比，从而降低了转换线性度。本文分析了SAR adc中由电源噪声、开关方法和寄生效应引起的转换非线性。分析了分体式DAC内部节点寄生问题，因为它降低了转换线性度。这种限制可以通过代码随机数字校准技术来改善微分非线性(DNL)和积分非线性(INL)。

SAR adc概述

逐次逼近ADC是一种模数转换器，它通过所有可能的量化级别的二进制搜索，在每次转换最终收敛到数字输出之前，将连续模拟波形转换为离散数字表示。逐次逼近A/D转换器是实现A/D转换器最常用的方法之一。这是由于它们具有相对较快的转换时间和适度的电路复杂性的优势。实现一个SAR ADC，基本架构是相当简单的。输入电压(VIN)保持在一个轨道/保持。为了实现二进制搜索算法，n位寄存器最初被设置为中等规模(即100... .00，其中MSB设置为1)。这迫使DAC输出(VDAC)为VREF/2，其中VREF是给定给ADC的参考电压。然后将VIN与VDAC进行比较，以确定VIN是否小于或大于VDAC。如果VIN大于VDAC，比较器输出为逻辑高，即1,n位寄存器的MSB保持为1

现有的系统

以电源电压为基准电压时，开关功率随开关顺序变化而变化。图2(a)为传统的单端n位分段DAC结构。在全局采样阶段，以Vin表示的输入信号存储在整个电容阵列中。然后，算法转换通过仅将MSB电容切换到VDD，将其他电容切换到Gnd开始。因此，Vout确定为−Vin，并且第一个MSB决策中的比较器输出Out_{comp}将为

比较器输出预测MSB电容器的开关逻辑。如果Out_ {comp}的结果是低Sm,k切换回Gnd。如果Out_{comp}变高，则Sm,k维持VDD。同时，Sm,k−1 (MSB/2)切换到vdd进行下一个比特比较。上述过程重复n−1个周期。在MSB放电和MSB/2电容器充电时，传统的电荷再分配方法在功率方面是无效的。

基于Vcm的开关方法将阵列电容降低了一半，与传统方法相比，节省了90%的能源。图2(b)为基于Vcm的开关算法。在采样过程中，相电压Vin被存储在电容阵列中。在转换阶段，电容器的底板首先切换到Vcm，从而在输出端提高电压−Vin。

架构的选择

A/D转换通过多种算法实现。为了获得电力效率，通常重要的不是发明新方法，而是找到已知算法的最佳应用，并实现可预见的技术和给定规格的最佳化。高速和中高分辨率通常需要流水线、两步或子分段方案。基本的构建模块是跟踪和保持，比较器和运算放大器。在中等分辨率下，输入跟踪保持是一个被动采样的源跟踪器。通过连接源和基板，时钟馈通最小化，身体效应被抵消。功率取决于容性负载，而容性负载反过来又与T&H提供的比较器的数量N成正比。由于gm/CL是相关参数，所以功率随n的平方而增加。比较器的功率取决于分辨率。对于几十毫伏，只是一个闩锁使比较器。然而，对于10到几十mV的分辨率，在锁存器之前使用一个简单的前置放大器是必要的。

所提方案的基本架构为分割SAR ADC，附加控制模块，控制模块的分割形式为多路复用器，如图3所示。SAR ADC可以通过不同的频率输入以可配置的方式实现，而可配置意味着整个ADC架构可以通过改变ADC的Vref来实现不同的性能。通常在所有ADC的Vref,Vin,Vth在ADC转换中起主要作用。通过改变Vref的值，我们可以改变ADC的性能。Vref的不同值可以通过多路复用器存储。计数器可用于选择多路复用输入。参考信号发生器可以用来产生不同的模拟信号来测试ADC的结构。

体系结构描述

A. DAC架构

数字-模拟(D/A)转换器用于将数字字解码为离散模拟电平。根据不同的应用，输入信号可以是电压或电流。图3显示了一个基本D/ a转换器的高级框图。二进制字被存储和解码，驱动一组控制伸缩网络的交换机。模拟缩放网络基于电压缩放、电流缩放或电荷缩放。缩放网络用于从模拟参考电路缩放适当的模拟电平，并应用于输出驱动器。电压缩放网络是由参考电压和地之间的一串简单的相同电阻组成的。开关的工作是将电阻上的电压敲掉，并将其应用到输出驱动器上。电流缩放方法依赖于开关缩放电流源。电荷比例是通过使用比例电容器为电容器分压器提供参考电压而获得的，其中总电容值由数字代码确定。 Choice of the architecture depends on the components available in the target technology, conversion rate, and resolution.

在SAR-ADC中，功率主要消耗在DAC、比较器、参考缓冲器和数字电路上。决定转换器精度和转换速度的最重要的构件之一是DAC，它也消耗了SA-ADC的大部分整体功耗。SA-ADC中所需的DAC可以通过多种方式实现;例如，基于电容的DAC，开关电流DAC或R-2R阶梯DAC。在这些架构中，基于电容的DAC因其零静态电流而变得更受欢迎。此外，在大多数技术中，电阻失配和容差大于电容失配和容差。

B.采样保持电路

在采样模式下，理想采样保持电路的输出等于特定时刻的输入信号。当切换到保持模式时，输出应保持在切换瞬间存在的输入信号的值不变。一个简单的采样-保持电路如图5所示。该电路使用FET开关，在采样期间将信号通过，并在保持期间断开。无论在FET被关闭的时候存在什么信号，然后在电容C上保持。C值的选择是两个相互冲突的要求之间的妥协:FET和运放中的泄漏电流导致电容电压在保持期间根据公式下降:

其中Il为漏电流。因此，C应尽可能大，以最小化衰减。FET打开时的电阻(通常为数十欧姆)与C结合形成一个低通滤波器，因此，如果要准确地跟踪高速信号，C应较小。现成的采样-保持电路也可用作单片集成电路，只需要连接一个外部保持电容器。

C.同步二进制计数器

使用同步计数器，外部时钟信号连接到计数器内每个触发器的时钟输入，以便所有触发器在同一时间同时(并行)在一起计时，从而给出固定的时间关系。换句话说，输出中的变化与时钟信号“同步”发生。这导致所有单独的输出位在完全相同的时间改变状态，以响应公共时钟信号，没有涟漪效应，因此，没有传播延迟。在提议的体系结构中，同步4位计数器将为每个时钟周期增加一次，并且需要两个时钟周期溢出，因此每个周期它将在从0到1和从1到0之间交替转换。注意，这将创建一个占空比为50%的新时钟，频率正好是输入时钟的一半。如果这个输出被用作一个类似排列的D触发器的时钟信号，它将得到另一个1位计数器，计数速度是前者的一半。

D.信号发生器

标准模拟求和电路可以通过在类斜坡信号上加一个小的直流电压来引入类斜坡信号的位移。图7所示的电路是这样一个基于运算放大器的求和电路。可以通过关闭开关s2或关闭开关s3来增加位移。如果运放的增益足够高，该电路将提供恒定的直流偏置，但如果运放增益不够高，运放中的非线性将在移位中引入小的非线性。众所周知，运算放大器的偏置电压总是会在大多数基于运算放大器的电路的输出电压中引入一个不希望看到的位移。如果运算放大器的偏置电压可以由开关控制，那么从开关打开到开关关闭之间的偏置电压变化将提供两个理想情况下相差恒定位移的信号。这种斜坡发生器的电路图如图7所示，其中使用开关s3有意地在运算放大器内部引入失配。运算放大器中的偏置电压由系统部分和随机部分两部分组成。随机部分是由随机错配和工艺变化引起的，我们不关心。这是因为它对两个类斜坡信号都是共有的。 Likewise, the systematic part which is common to both ramp-like signals is not of concern either.

建议adc的描述

答:比较器

为了实现快速转换，需要使用比较器。斜坡发电机产生斜坡电压，并与比较器输入电压进行比较。最后，比较器产生冲击脉冲，如果斜坡电压优于输入电压。斜坡和输入电压之间的差称为命中脉冲。然后通过寄存器和编码器。

B.寄存器、编码器和多路复用器

时钟信号是了解寄存器值的二手信号。两种寄存器是读寄存器和写寄存器。灰色计数器和MCG输出连接到编码器。最后，通过多路复用器对所有数据值进行组合。多路复用器执行先进先出操作(FIFO)。

分割SAR adc的结果与分析

通过在XilinxISE9.2i中实现SARADC进行功率和采样率分析，如表1所示

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结论

设计了两个1.2 V 10-b SAR adc，工作速度为数十MS/s，并增加了多路复用器。仿真和实测结果验证了dac开关和结构的线性特性。与传统方法相比，这种开关技术提供了优越的转换线性度，因为它的阵列在每个比特循环期间的电容相关性。所提出的编码随机标定可以消除开关过程中较大的DNL和INL误差。测量结果表明，采用所提出的SAR ADC结构可以实现更高的速度和更低的功耗。

未来的工作

可以引入不同类型的DAC阵列来减小SAR ADC的线性度误差。增加电容结构的使用可以提高转换效率。

鸣谢

作者感谢Velalar工程技术学院的学生和教师在检查电路设计和工具支持方面的帮助。作者也感谢匿名审稿人的深思熟虑的评论，帮助改进了这篇论文。作者要感谢匿名审稿人的建设性批评，这篇论文从中受益匪浅。

参考文献

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