低功耗双边缘触发触发器的设计基于信号馈通方案

年代。Sujatha1, M。Vignesh2, V.Govindaraj3

PG学者(VLSI)部门的ECE Muthayammal工程学院,Namakkal Tamilnadu、印度
助理教授、ECE系Muthayammal工程学院,Namakkal Tamilnadu、印度
助理教授、ECE系Muthayammal工程学院,Namakkal Tamilnadu、印度

文摘

一个低功率双边缘触发触发器基于信号馈通方案。功耗是电路设计的主要问题。提出的设计减少了电力和延迟而显式脉冲触发触发器。减少晶体管的数量在堆栈和增加电荷的数量路径导致更高的运行速度比其他人拖鞋。Double-edge-triggered拖鞋(DETFFs)是公认的节能拖鞋。双重边缘触发设计运行在低电压范围,因此它适合于低电压应用程序。这个触发器使用弱反馈晶体管但没有静态功耗。这减少了泄漏电流,从而节省电力。通过使用较低的时钟频率可以实现高吞吐量。模拟使用Tanner EDA工具进行发掘与CMOS 90纳米技术。

关键字

触发器、低功率、延迟,双重优势,区域

介绍

时钟树的动态功耗取决于时钟树的频率和负载。如果输入的采样是在上升和下降沿时钟(双边缘触发)[3],时钟的频率可以一半的时钟频率单一边缘触发FF称为双边缘触发触发器。双边触发触发器(DETFF)减少动态功耗,静态功耗,延迟相比以前的人字拖。双重边沿触发人字拖是成为一个流行的低功耗设计技术,因为他们需要时钟频率的一半。双边沿触发触发器可以并行设计的两个透明锁存而单刃触发触发器串联。Dual-edge触发触发器在正面以及负面边传递数据的时钟。

这支持许多应用程序的吞吐量是非常高的。拖鞋是重要的存储元素在数字电路,电路功耗和速度发挥重要作用。另一个时钟的方法是使用双边缘触发触发器捕获数据在时钟的上升和下降的边缘。可以实现相同的数据吞吐量在一半的时钟频率比单一的边缘触发人字拖。我们可以说双边缘时钟可以节省一半的功率时钟分布网络。动态或开关功率损耗和泄漏功率取决于电源电压。因为动态功率正比于电源电压的平方是三者中最高的功耗。因此,主要步骤是减少动态功率。通过减少供应电压动态功率可以减少。这可能会影响电路的速度。 Reduction in clock frequency is another alternative to reduce the dynamic power. By using Double edge clocking, clock frequency can be reduced. In this approach same data throughput can be achieved with half of the clock frequency as compared to SETFF [4]. Single edge triggered flip flop takes many cycles to pass the data whereas dual edge triggered flip flop takes only few cycles to sample the data.

二世。相关工作

低功耗和面积在电路设计中起着重要作用。为了减少双重边缘触发触发器进行了探讨。这里条件捕获、条件预先充电条件放电,有条件的脉冲增强方案技术[2]。他们遭受再放电路径因此数据过渡需要更多的时间。在脉冲触发器触发信号馈通方案通过使用通过晶体管。为了减少权力和区域,使用双边缘触发触发器。至于微分类,两个拓扑成为最节能的:DET-SPL高速地区(静态脉冲锁)和DET-TGLM低能。特别是,DET-TGLM(传输门门闩MUX)消耗更少的能量在FFs分析。这是由于相同的组合和特性,女士都有助于减少能源消耗。精细的功能就是通过采用相同脉冲发生器。 DET-CDFF has an EP structure and shows a good tradeoff but is competitive only for the FOM. DET-SPGFF, which is an implicit pulsed FF, is never the most energy-efficient FF because it suffers from a high layout complexity, and also from the inclusion in the paths of the clocked precharge transistors, which thus need to be oversized. MS FFs are clearly the most energy-efficient FFs in the low energy region, whereas their speed is limited. Together with TGPL, TGFF, and DET-TGLM offer also the best compromise in terms of product. Clock-gated FFs are by far the worst circuits and have a degraded speed and energy compared to any other topology. Accordingly, Clock-gated FFs are unsuitable for nanometer technologies. Among [3] DET FFs, the DET-TGLM represents the most energy- efficient solution in the deep low-energy region, together with TGFF. It is the DET counterpart of TGFF and they show similar performances since the greater layout complexity of DET-TGLM is compensated by the energy reduction due to the DET property.

三世。现有的设计

脉冲生成可分为隐式和显式类型。隐式类型并不会占用多少空间和内置在电路内,不需要外部信号。电力消耗是在隐式类型但患有长的放电路径。在显式类型脉冲发生器和门闩是分开的。因此,电力消耗更多。从而降低功耗和电路复杂性单个脉冲发生器可以由一群FFs共享。在这里显式类型的设计进行了讨论。一些现有的拖鞋比较。

答:传统的显式类型P-FF设计

图1。显示了一个典型的显式类型数据接近输出。它包含一个NAND-logic-based脉冲发生器和半动态true-single-phase-clock (TSPC)。在这个P-FF设计、逆变器和我的I3是用来存储数据,逆变器I1和I2持有三个逆变器的内部节点x延迟决定他们的脉冲宽度。缺点是即使他们的静态输入1的内部节点X排放在每个时钟的前沿。使用一些技术来克服这个问题。他们条件捕获、条件预先充电条件放电,有条件的脉冲增强计划[2]。

图2。显示了静态条件放电技术。它长数据问推迟CDFF相比。自三堆使用晶体管将面临最坏情况推迟[3]。为了克服这个延迟下拉电路使用,但缺点是额外的布局面积和功耗。

修改后的混合门闩触发器(MHLFF)图3所示。门将逻辑删除节点X。这是满足于拥有一个弱上拉晶体管MP1controlled输出信号。因此问维护节点X当Q = 0的水平。有两个缺点MHLFF设计。首先,长时间的0到1延迟预计。第二,节点X变成浮动有时和它的价值可能漂移造成额外的直流电源

B。脉冲触发触发器

脉冲触发触发器的信号馈通方案[1]主要用于减少延迟当数据发生转变。信号馈通通过transistor.Fig.4组成的方案。给出了脉冲触发触发器。

这个设计有三个主要区别与其他电路。

一个¯·首先弱拉起PMOS停飞。这里伪NMOS逻辑风格是跟着这样的内部节点X保存

一个¯·第二通过晶体管用于饲料直接输入。通过晶体管是由时钟控制,从而减少延迟过渡期间的数据。通过使用信号馈通方案可以直接用于提高通过晶体管和减少延误,缩短了数据转换。第二阶段逆变器删除在这个设计因此数据从源立即问。MNX用于两个目的主要提供额外的驱动节点问在0到1的数据转换,和卸货节点问在“1”到“0”数据转换.Extra NMOS晶体管促进信号馈通方案[1],从而减少了开关的活动。

IV.PROPOSED设计

输入转移到触发器的输出时钟的上升和下降的边缘。因为通过使用晶体管功耗最小化[1]。同时数据触发边缘因此时钟功率降低。时钟配电是主要问题因此上述技术者优先。这个设计提供高吞吐量相比单一的边缘触发。所需的频率双重边缘触发是频率相比单一的边缘触发的一半

双重边缘触发触发器从而导致更高的运营速度减少延迟。它也减少了同时触发两种积极的和消极的边缘区域。也减少了对脉冲噪声的敏感性。

中使用的逆变器是双边缘触发触发器而不是与非逻辑门。输入了NMOS两边和时钟。给出了输入时,逆变器触发数据上升边缘和边缘。因此,数据转换时更快的时钟。现有的区域占据了更多的设计,因为与非门。提出了设计自只使用逆变器面积减少。在单边缘触发触发器的数据引发积极的边缘或消极的边缘。它需要许多周期来传递数据。为每个脉冲发生器与非门用于现有的设计。逆变器减少放电路径传输数据时从0到1,从1到0。

四、结果与讨论

结果获得通过使用Tanner EDA工具发掘。相比之下的各种人字拖的设计提出设计,从而显示了力量和改善区域。这里的仿真结果获得了双重边缘触发触发器以及信号馈通方案。

图7。显示模拟的输出波形的脉冲触发触发器。脉冲触发触发器的功耗和面积如表1所示。

图7。显示模拟的输出波形的双重边缘触发触发器。功耗和面积的双边缘触发触发器表。1所示。

对照下表显示了不同的功耗和面积的设计。从这个表很明显,该设计具有最低的功耗相比与其他设计。

Dual-edge-triggered拖鞋(DETFF)提供潜在优势对速度和电源的要求。从数据可以传播边缘上升和下降边缘双边缘触发触发器低功率消耗。它还降低了延迟时输入。可以节省近40%的功耗。已经通过晶体管用于提高信号直接馈通为了减少权力。除此之外双重边缘触发触发器设计用于保存实力。

引用

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