关键字 |
| 直流电压逻辑、低功率延迟 |
介绍 |
| 比较器中扮演一个重要的角色在高速模拟到数字转换器。比较器是一种设备,比较两个模拟信号或电压和生产基于比较的数字输出。比较器也称为比特模拟到数字转换器,因此他们大多是在大量使用A / D转换器。以比较器通常由两个阶段。在第一阶段是接口的输入信号。第二阶段(再生)包括两个交叉耦合的逆变器,其中每个输入与输出。双尾比较器的功耗相当高,由于延迟。它可以减少添加使用直流电压开关晶体管和逻辑设计。提出了基于直流电压比较器逻辑。在这里通过使用两个下拉网络能耗减少。 It has many advantages compared to the CMOS logic. It has reduced circuit delay and increased speed of action and reduces layout density and power dissipation .The DCVS logic has extended logic flexibility. The speed of the comparator is justified based on the delay time. In many low power applications comparator speed, power dissipation, offset voltage, supply voltage, power efficiency and number of transistors are more important. By using DCVS logic to design the comparator, power dissipation and delay time is reduced. It is a static logic which consumes no dynamic power. It uses latch to compute the output quickly. It uses a latch structure in the pullup side which eliminates static power consumption and provides true and complement outputs. |
相关的工作 |
| 在[2]中作者提出了逐次逼近模拟到数字转换器设计基于供应提高技术降低电路的功率和电压。[3]的作者减少混合信号电路的电压通过供应提高技术(SBT),它可以使用如果非常低功耗模拟信号处理操作进行连续或离散时间信号。在[4]作者身体驾驶技术用于减少混合信号的功率和电压设计。在[5]的作者介绍sub-1v调制器与1比特使量子化轨到轨输入范围。在[6]的作者使用带宽调制技术设计以比较器电路的速度增加。在[7]比较器设计采用0.12μm CMOS技术和操作在1.5 v 6 ghz。在[8]比较器设计通过使用65纳米CMOS技术修改门闩降低电源电压。 |
现有的设计 |
| 答:传统的动态比较器: |
| 这个比较器广泛应用于A / D转换器、张弛振荡器,和空探测器具有高输入阻抗,轨到轨输出摆和静态功耗。这些比较器定时和产生输出转换后的时钟。输入的值达到比较关注的只是在短时间间隔日以继夜地过渡。操作的模式依赖于给定的时钟输入。CLK = 0称为重置阶段和CLK = Vdd称为评价阶段。当CLK = 0,和pMOS nMOS晶体管。当CLK = Vdd, nMOS和pMOS。这个比较器的速度是非常高的和比较器的功耗很低,比较器使用时钟信号被称为动态比较器。正反馈是常用于动态比较器和non-clocked比较器。 |
| 比较器的操作如下解释。在重置阶段当CLK = 0 Mtail,重置晶体管(M7 - M8)拉低VDD输出节点Outn和Outp定义一个条件开始,有一个有效的逻辑层在重置。当CLK = VDD之后,晶体管M7和M8, Mtail。输出电压(Outp Outn),预先VDD,然后开始与不同的放电率放电根据输入电压比较器(酒店/ INP)。现在考虑这个情况VINP > VINN,然后比Outn Outp放电更快,因此当Outp(由晶体管M2漏极电流放电),摔倒时VDD——| Vthp |之前Outn(由晶体管M1漏极电流放电),相应的PMOS (M5)将打开门闩再生造成连续的逆变器和M4, M6)。因此Outn VDD和Outp排放到地面。如果VINP < VINN,电路反向操作。 |
| b .传统的双尾比较器: |
| 双尾比较器在低功率应用中使用。在这种方法中,增加输出节点之间的电压差为了增加门闩再生速度。为此,添加了两个控制晶体管在平行于第一阶段M3, M4晶体管交叉耦合的方式。双尾比较器有两种操作模式,重置阶段,另一个是决策阶段。双尾使一个大电流闭锁阶段Mtail2,快速封闭独立的输入commonmode电压(Vcm),和一个小电流(小Mtail1)在输入阶段,低偏移量。在重置阶段(Mtail1 CLK = 0,和Mtail2),晶体管M3-M4 pre-charge VDD fn和fp节点,使晶体管MR1和MR2放电输出(outn outp)节点。 |
| c双尾动态比较器: |
| 在这种类型的比较器通过添加一些晶体管,没有复杂的设计和积极的反馈在再生期间加强,导致减少延迟时间。在重置阶段(CLK = 0 Mtail1和Mtail2避免静态功耗),M3, M4拉fn和fp节点VDD因此Mc1 Mc2切断晶体管MR1 .Intermediate阶段和MR2reset门闩输出地面。在决策阶段(CLK = VDD Mtail1和Mtail2),晶体管M3, M4关掉。此外,在这一阶段的开始,控制晶体管仍掉(因为fn和fp VDD)。因此,fn和fp开始与不同的利率根据输入电压下降。假设VINP > VINN,因此fn下降速度比fp,(因为M2目前提供超过M1)。只要fn继续下降,控制相应的PMOS晶体管(Mc1在这种情况下)开始打开,拉回VDD fp节点;另一个控制晶体管(Mc2)仍然是,允许fn完全放电。点之一,应考虑在这个电路,当其中一个控制晶体管(例如,Mc1)打开,电流从VDD的地面通过输入和尾巴晶体管(如哪,M1, andMtail1)导致静态功耗。为了克服这个问题,两个NMOS晶体管开关使用低于输入。 |
| 因此平均功耗的双尾动态比较器是12μw和延迟7.4 ns。相比与传统的双尾动态比较器有更少的电力和延迟。 |
提出了设计 |
| 差共源共栅电压开关(直流电压)逻辑是使用最广泛的结构设计CMOS电路由于优势传统的NAND /和电路技术。差共源共栅电压开关(直流电压)逻辑是一种CMOS电路设计技术与众多优势传统的静态CMOS。它是一个静态的逻辑没有动态功率消耗。它使用锁结构快速计算输出。引体向上,它使用一个锁结构消除了静态功耗和提供真实和补充输出。 |
| 根据差动输入的状态,两个节点连接引体向上和下拉网络由一个Nmos逻辑树的下拉。pmo的再生作用维持输出outn和outp静态和获得完整的输出电压摆幅Vdd或地面。 |
| 在重置阶段当CLK = 0和Mtail,重置晶体管(M7 - M8)拉低VDD输出节点Outn和Outp定义一个条件开始,有一个有效的逻辑层在重置。 |
| 在决策阶段(CLK = VDD Mtail1和Mtail2打开),M3-M4关掉,在节点电压fn和fp开始下降的不同比率差动电压的依赖。VINP > VINN,因此fn下降速度比fp,(因为M2目前提供超过M1)。只要fn继续下降,控制相应的PMOS晶体管(Mc1在这种情况下)开始打开,拉回VDD fp节点;另一个控制晶体管(Mc2)仍然是,允许fn出院。本设计通过添加更多数量的开关晶体管可以减少延迟时间。根据输入电压,输出以不同的速率开始下降。 |
| 如果输入电压比较器的客栈是0.7 v并输入为0.5 v,这比outp outn放电更快。因此,模拟图7所示的输出。这个比较器的功耗是9.3μw计算通过使用T-SPICE工具。 |
结论 |
| 权力和延迟估计计算通过使用布线后的后仿真Tanner EDA工具的帮助下。为了比较直流电压的逻辑基础与单尾比较器比较,传统的双尾比较器、双尾比较器,所有电路都在180 nm模拟CMOS技术,VDD = 0.8 v。因此基于功耗直流电压的逻辑比较器是小于双尾比较器和延迟也减少了。 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
- SamanehBabayan Mashhadi Reza很多fi,“分析和设计的低压低功耗双尾比较器”,页。2013年1 - 10。
- s Ay,“低于伏10位供应提高SAR ADC设计在标准CMOS,“Int。j .模拟中国。电路信号的过程。卷,66。2,pp.213–221, 2011.
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