关键字 |
| DCVS逻辑，低功耗，延迟 |
介绍 |
| 比较器在高速模数转换器中起着重要的作用。比较器是比较两个模拟信号或电压并根据比较结果产生数字输出的设备。比较器也被称为1位模数转换器，因此在A/D转换器中大量使用。有时钟的比较器一般包括两个阶段。第一步是连接输入信号。第二(再生)级由两个交叉耦合逆变器组成，其中每个输入连接到另一个输出。在双尾比较器中，由于延迟，功耗相当高。通过增加开关晶体管和采用DCVS逻辑设计，可以降低功耗。提出了基于DCVS逻辑的比较器。这里通过使用两个下拉网络来降低功耗。 It has many advantages compared to the CMOS logic. It has reduced circuit delay and increased speed of action and reduces layout density and power dissipation .The DCVS logic has extended logic flexibility. The speed of the comparator is justified based on the delay time. In many low power applications comparator speed, power dissipation, offset voltage, supply voltage, power efficiency and number of transistors are more important. By using DCVS logic to design the comparator, power dissipation and delay time is reduced. It is a static logic which consumes no dynamic power. It uses latch to compute the output quickly. It uses a latch structure in the pullup side which eliminates static power consumption and provides true and complement outputs. |
相关的工作 |
| 在[2]中，作者提出了基于电源升压技术设计的逐次逼近模数转换器，以降低电路的功率和电压。在[3]中，作者通过使用电源升压技术(SBT)来降低混合信号电路的电压，如果对连续或离散时间信号执行非常低功率的模拟信号处理操作，可以使用这种技术。在[4]中，作者采用了体驱动技术来降低混合信号的功率和电压。在[5]中，作者介绍了带1位量子器的亚1v调制器，导轨到导轨输入范围。在[6]中，作者采用带宽调制技术设计了时钟比较器，以提高电路的速度。[7]比较器采用0.12 μm CMOS工艺设计，工作电压为1.5v，工作频率为6GHz。在[8]比较器中采用65nm CMOS工艺设计，并对锁存器进行了改进以降低电源电压。 |
现有的设计 |
| A.常规动态比较器: |
| 该比较器广泛应用于A/D转换器、弛豫振荡器和零检波器，具有高输入阻抗、轨对轨输出摆幅和无静态功耗。这些比较器是有时钟的，它们在时钟转换后产生输出。时钟比较器的输入值只在时钟转换前后的短时间间隔内被关注。操作模式取决于给定的时钟输入。CLK= 0称为重置阶段，CLK= Vdd称为评估阶段。当CLK = 0时，nMOS晶体管关闭，pMOS晶体管打开。当CLK = Vdd时，nMOS是开的，pMOS晶体管是关的。这种比较器的速度非常快，功耗可以非常低。使用时钟信号的比较器称为动态比较器。再生反馈常用于动态比较器和非时钟比较器。 |
| 比较器的操作说明如下。在复位阶段，当CLK = 0时，Mtail处于关闭状态，复位晶体管(M7 - M8)将输出节点Outn和Outp拉到VDD以定义启动条件，并在复位期间具有有效的逻辑电平。当CLK = VDD后，M7、M8晶体管关，Mtail导通。输出电压(Outp, Outn)被预充到VDD，然后根据给比较器的输入电压(INN/INP)以不同的放电速率开始放电。现在考虑这种情况，其中VINP > VINN，然后Outp放电比Outn快，因此当Outp(由晶体管M2漏极电流放电)在Outn(由晶体管M1漏极电流放电)之前下降到VDD - |Vthp|时，对应的PMOS晶体管(M5)将在背对背逆变器和M4, M6引起的闩锁再生中打开。因此，Outn到VDD和Outp放电到地面。如果VINP < VINN，则电路反向工作。 |
| B.常规双尾比较器: |
| 双尾比较器用于低功率应用。在该方法中，增加输出节点之间的电压差，以提高锁存器再生速度。为此，以交叉耦合的方式，在第一级上增加了两个控制晶体管，与M3和M4晶体管并联。双尾比较器有两种工作模式，复位阶段和决策阶段。双尾可在闭锁级和Mtail2中实现大电流，以实现与输入共模电压(Vcm)无关的快速闭锁，并在输入级(小Mtail1)中实现小电流，以实现低偏置。在复位阶段(CLK = 0, Mtail1和Mtail2关闭)，晶体管M3-M4将fn和fp节点预充到VDD，使晶体管MR1和MR2将输出(outn,outp)节点放电到地。 |
| C.双尾动态比较器: |
| 在这种比较器中，没有复杂的设计，并且通过添加很少的晶体管，增强了再生过程中的正反馈，从而减少了延迟时间。在复位阶段(CLK=0 Mtail1和Mtail2关闭避免静电电源)，M3和M4将fn和fp节点拉到VDD，因此Mc1和Mc2被切断。中间级晶体管MR1和mr2复位都闩锁输出到地。在决策阶段(CLK=VDD Mtail1和Mtail2为on)， M3和M4晶体管关闭。此外，在这一阶段的开始，控制晶体管仍然关闭(因为fn和fp是关于VDD的)。因此，fn和fp根据输入电压开始以不同的速率下降。假设VINP >VINN，因此fn比fp下降得快(因为M2提供的电流比M1多)。只要fn继续下降，相应的PMOS控制晶体管(在本例中为Mc1)开始打开，将fp节点拉回VDD;所以另一个控制晶体管(Mc2)保持关闭状态，允许fn完全放电。在这个电路中应该考虑的一点是，当其中一个控制晶体管(例如Mc1)打开时，VDD的电流通过输入和尾部晶体管(例如Mc1, M1和mtail1)被拉到地面，导致静态功耗。为了克服这个问题，在输入晶体管下面使用了两个NMOS开关。 |
| 该双尾动态比较器的平均功耗为12μW，时延为7.4ns。与传统的双尾动态比较器相比，该比较器具有更小的功率和延迟。 |
提出了设计 |
| 差分级联电压开关(DCVS)逻辑是CMOS电路设计中应用最广泛的结构，由于其优于传统的NAND/NOR电路技术。差分级联电压开关(DCVS)逻辑是一种CMOS电路设计技术，与传统的静态CMOS相比具有许多优点。它是一种静态逻辑，不消耗动态功率。它采用锁存结构快速计算输出。它使用闩锁结构进行上拉，消除了静态功耗，并提供真实和补充输出。 |
| 根据差分输入的状态，连接上拉网络和下拉网络的两个节点被一个Nmos逻辑树下拉。PMOS的再生作用使输出端和输出端保持静态，并获得其输出端的全电压摆动Vdd或接地。 |
| 在复位阶段，当CLK = 0且Mtail关闭时，复位晶体管(M7 - M8)将输出节点Outn和Outp拉到VDD以定义启动条件，并在复位期间具有有效的逻辑电平。 |
| 在决策阶段(CLK = VDD, Mtail1和Mtail2开启)，M3-M4关闭，fn和fp节点电压开始下降，差异电压随速率的关系不同。VINP >VINN，因此fn比fp下降得快，(因为M2提供的电流比M1多)。只要fn继续下降，相应的PMOS控制晶体管(在本例中为Mc1)开始打开，将fp节点拉回VDD;所以另一个控制晶体管(Mc2)保持关闭状态，允许fn放电。在该设计中，通过增加开关晶体管数量，可以减小延时时间。根据输入电压的不同，输出开始以不同的速度下降。 |
| 如果给比较器的输入电压为INN为0.7v, INP为0.5v，使输出端放电比输出端快。从而模拟输出如图6所示。利用T-SPICE工具计算出该比较器的功耗为9.3μw。 |
结论 |
| 在Tanner EDA工具的帮助下，使用后布局模拟计算功率和延迟估计。为了比较基于DCVS逻辑的比较器与单尾比较器、传统双尾比较器和双尾比较器，所有电路都在180nm CMOS工艺下进行了仿真，VDD = 0.8v。因此，基于DCVS逻辑的比较器的功耗比双尾比较器要小，时延也降低了。 |
表格一览 |
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| 表1 |
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数字一览 |
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参考文献 |
- SamanehBabayan, Mashhadi和Reza Lot fi，“低压低功耗双尾比较器的分析与设计”，pp。2013年1-10。
- S. U. Ay，“一个亚1伏10位供应增强SAR ADC设计在标准CMOS，”Int。J.模拟积分电路信号处理。第66卷2，pp.213–221, 2011.
- A.Mesgarani, M. N. Alam, F. Z. Nelson和S. U. Ay，“设计极低电压混合信号CMOS电路的电源提升技术”，在《工艺》杂志上。IEEE Int。中西部协会。电路系统与技术论文，第893-896页，2010。
- B.J. Blalock，“车身驱动作为CMOS技术的低压模拟设计技术”。IEEE西南分会。混合信号设计，pp 113-118,2000。
- M. Maymandi-Nejad和M. Sachdev，“亚1v调制器的轨道到轨道输入范围的1位量化器”，IEEE电子，第39卷，no. 1。12，页894 - 895,2003。
- 冈和勇，田村恒，木本敏，山崎德，张天生，李志强。小川，N. Tzartzanis, W. W. Walker，和T. Kuroda，“带宽调制技术的40Gb/ s cmoclockcomparator”，IEEE J.固态电路，第40卷，no. 1。8, pp. 1680-1687, 2005。
- B. Goll和H. Zimmermann，“在600MHz时需要0.5V，在6ghz时需要1.5V的0.12 μm CMOS比较器”，在Proc. IEEE Int。《固体电路配置》，第316-317页，2007。
- B. Goll和H. Zimmermann，“一种65纳米CMOS比较器，在1.2V时实现7GHz/1.3mW，在0.6 v时实现700MHz/47μW，”Proc. IEEE Int。固体电路配置，pp. 328 - 329,2000
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