ieee - 754双精度浮点加法器的设计基于FPGA

Adarsha公里¹,Ashwini党卫军²和MZ Kurian博士³

PG学生(vls ES), ECE称,斯里兰卡悉达多技术研究所、Tumkur,卡纳塔克邦,印度
助理教授、ECE称,斯里兰卡,悉达多技术研究所、Tumkur,卡纳塔克邦,印度
煤斗、ECE称,斯里兰卡,悉达多技术研究所、Tumkur,卡纳塔克邦,印度

文摘

因为动态表现能力和大范围的数字可以用有限数量的比特表示,浮点数被广泛适应于科学领域的应用。浮点运算器是专门设计用于执行浮点数,是最常见的一种的一部分计算系统领域的二进制应用程序。浮点加法是最常见的浮点操作和浮点小蝰蛇因此至关重要的组件在信号处理和嵌入式平台。本文提出了不同的算法/技术的调查相关的作品是双精度浮点加法器的重要实施基于fpga具有减少延迟。根据评审论文的基本设计处理浮点加法器的实现,提出了设计处理延迟的优化。

关键字

浮点加法,ieee - 754、FPGA、延迟的优化。

介绍

在数字系统中ieee - 754[8]标准是用来代表不同类型的浮点数,根据他们的尾数长度。有一半,单、双和四倍精度二进制数16位长度的尾数,32岁,64年和128年分别按照ieee - 754 2008标准格式。使用双精度二进制数字大范围的数字可以表示与数量有限的部分,因此这些被使用最广泛的科学和工程领域的应用。双精度表示是64位的ieee - 754标准格式为1位符号,11位的指数和52位尾数,因此提供了更大的动态范围,如图1所示。

在高性能系统的实现,现代fpga正考虑作为一个伟大的有价值的质量硬件原型设计工具。每年fpga推出更多的特性,正成为最有价值的工具的实现高性能系统在高时钟频率执行计算。fpga有专门的乘数,记忆和链,大部分的模块是针对信号处理计算,甚至通用处理器可以合并。尽管fpga reprogrammability /通用处理器的优势与自定义硬件的并行处理的优势和速度提高定点计算但很难在fpga上实现高性能浮点计算。在实现的一个主要挑战是floatingpoint除了标准化的要求。处理算术运算,浮点单元设计并执行指数计算等功能。介绍了对双精度浮点加法器的实现可执行添加两个时钟周期内减少相当大的延迟。在定点整数表示浮动小数点表示有自己的优势可以支持大范围的值。

相关的工作

一个。优化技术[4]

详细检查优化技术使设计师能够证明这些方法可以组合实现全面快速浮点加法器的实现。一般来说,相当大的减少并行路径的延迟要求平衡并行路径的延迟。在[4]这样的平衡是通过门水平设计的考虑。的简要概述论文[4]中使用的优化技术给出如下:

•两个路径设计的非标准分离准则。而不是基于指数差异的大小划分,定义一个分离判据,还考虑操作是否有效的减法和有效数字的区别。这里的优势在于,对齐方式转变和规范化转变发生只在其中一个路径和完整的指数差异计算也只有一条路径和这种分离技术需要舍入只发生在一个路径。

•IEEE舍入模式简化为三种模式和基于使用注入的舍入。

•一个简单的设计可以通过使用无条件pre-shifts有效减少减少两binades的数量总和和significand可能属于不同。

•指数的差异和significand的差异信号级代表来自不同的赞美表示。

•数目的增加和significands parallel-prefix加法器可以计算使用。

•使用重新编码的估计的前导零的数目的冗余表示表示为borrow-save数字。

•Post-normalization将舍入决定之前准备好。

在[4]实现的结果,一个可以看到演示技术独立的分析和优化的IEEE浮点加法实现基于逻辑工作硬件模型和确定最优门大小和最优缓冲插入。加法器接收规范化数据,支持所有IEEE舍入模式,正确和寄存器输出归一化圆/差异和IEEE标准所要求的格式。提出的算法是一个两个上演了管道划分为两个平行的路径称为R-path和n通道。最终结果是两条路径的结果之间选择。浮点加法器的设计实现了低延迟通过结合各种优化技术。

B。管线式FPGA架构[5]

流水线架构机制的优点是,无论拥有更高的输入和输出序列的长度,它提供了一个无与伦比的吞吐量的组装结构。管线式FPGA架构大大降低延迟和一些商业(开源)浮点核心假设精度是关键参数。得到最优的吞吐率,流水线阶段的数量也必须被视为一个参数。一些浮点核心使用一个共同的格式转换和ieee - 754技术标准接口系统中其他资源。各种工具开发了自动化的优化和生成浮点单元。

C。管线式包转发模式[2]

文献[2]提出了管线式浮点加法器的设计和算法除了使用数据包转发管道模式。深深管线式浮点流水线处理数据的危害,提出了工作和包转发格式构成一个新的范式。这两个算法加法和舍入的形成阶段四个阶段执行管道与每个阶段负责实现最小时钟周期。前两个时钟周期执行加法和最后两个时钟周期执行舍入。有两种格式给加法器的一个操作数在标准二进制格式(图2)的周期第一和其他操作数数据包转发浮点格式,(图3),分为四个部分:符号位,指数字符串,有效数字的原理部分,carry-round包。第二个操作数的前三个部分是输入的循环,carry-round包是两个输入的输入。根据管线式包转发模式,浮点加法器实现管道的四个阶段中所描绘的一样视图。前两个阶段执行加法操作和最后两个阶段处理舍入。注册结果在两种格式的输出是一个数据包转发浮点格式的最后周期2和3允许转发两个周期的有效延迟和另一个,在标准IEEE 754年底周期四个。图5描述了一个连续的执行依赖浮点操作。 The latency is 2 clock cycles and there is only one stall cycle between successive dependent operations.

D。标记前缀添加[1]

文献[1]介绍了减少延迟IEEE浮点标准架构,使用标记前缀与有效数字加法合并舍入。他们提出了浮点加法器的结构与两个周期的延迟可能相同的周期时间,也采用标记前缀添加修改架构的三个周期延迟和支持所有的舍入模式。标记前缀加法器是一种改进的并行前缀携带向前看加法器计算的最长字符串从第二LSB向上并设置它们作为标志位,这表明那些位可以倒递增一个两个的恭维号码。floatingpoint加法器三个循环使用标记前缀整数加法器在设计上类似传统的三阶段管线式加法器,舍入的有效数字,通常做标准化的转变与有效数字加法合并后在第二个管道阶段。两个循环浮点加法器有单独的数据路径取决于数据是否需要大调整转变或大型标准化的转变。

N。Kikkeri, P。米塞德尔(2007)报道,高度优化的双精度IEEE浮点加法器的实现,这是强烈基于优化技术等非标准划分的两个路径,一个简单的圆算法,统一为加法和减法舍入的情况下,一个人的补充基于减法信号级计算的差别,化合物6和快速电路的近似计算前导零从借拯救表示。他们报道完全门电路级验证和结果增加信心最重要的是实现与验证在高度抽象的表示输入和块可能不同于实际的硬件。他们用Verilog代码的设计然后编译在阿尔特拉qwartus2意识到实现。成功实现的设计有一个减少延迟在阿尔特拉starix装置及其设计实现为一个两阶段的管道处理数据危害深度流水线阶段。[7]。

Purna拉梅什Addanki, Venkata Nagartna Tilak Alapati和Mallikarjuna Prasad Avana(2013)提出了一个高速双精度浮点加法器、减法器和乘数,是用Verilog语言virtex-6 FPGA上的实现。他们提出的设计是符合IEEE 754标准格式和处理溢出,下溢病例和舍入模式。IEEE标准指定了舍入常微分方程四舍入模式和选择不同的组合模式。基于对尾数舍入的变化相应的更改必须在指数路径。他们表明,提出的设计实现高工作频率有更好的准确性和良好的性能。[9]。

提出了设计工作

提出了实现工作遵循类似的设计方法[1]。浮点加法器划分为两个阶段管道如图6所示。两级管道分为两条路径即R和N路径,这些被选择的基于两个操作数的指数的差异。新算法是实现通过把几个实现算法的变化[1]。这两个管道阶段要在两个不同的时钟周期执行。让两个输入操作数,在ieee - 754格式,由他们的位向量表示,(SA)、EA、FA)和(某人、EB FB)和让SOP操作定义要执行(0加法和减法1)。

所需的浮点加法操作将由以下公式:

其中δ是指数差异和(Sl、El、Fl), (Ss、Es、Fs)分别为小型和大型操作数。

一个。概述OFFIRST时钟周期

图7是第一阶段的流水线机制。指数差异将成为两个范围:计算中指数的范围(-63、64),和大指数的区别是在(-∞,-64)和(65年,∞)。指数的不同模块的输出给出如下:SIGN_MED和MAG_MAD sign-magnitude表示指数差异(δ)。如果δ在中间隔指数差异。

在大指数不同区间范围,所需的对齐转变至少64位的位置。SIGN_BIGδ的符号位指数差异。IS_BIG国旗定义为:

数加法器用于减指数和执行是用来识别如果e1小于e2。如果结果是负数,它必须补充和1添加到它为了得到所需的区别。指数的不同模块可以实现通过级联七位加法器与五位加法器。七位加法器计算延迟1 s补指数差异在中间隔。这种差异转化为符号和大小表示如图6所示。使用层叠蛇一个可以评估指数的区别与发现指数差异是否在大区间或范围。信号SIGN_BIG懒惰的MSB 1 s补充指数差异,IS_BIG信号是确定的和ing的比特位置[10]懒惰1 s补指数级的差异,解释了为什么中间隔不对称在零附近。的补箱粮农组织负责计算信号,反馈,S.EFF。指定的粮农组织和反馈信号

如果不同指数的范围是在中间隔然后斑前,对齐区域计算被认为是相关的。如果一个有效的减法发生那么significands pre-shifted。基于信号sign_bigthe大型交换地区选择操作数和类似的基于信号sign_med小操作数为媒介选择指数差异和基于sign_big大指数差异选择范围,如图7所示。调整2地区处理pre-shifting被减数,以防发生有效的减法。

B。第二个时钟周期的概述

这是第二个阶段的流水线机制。这里添加两个significands预处理和结果是圆形按照ieee - 754标准浮点舍入算法。输入第二个周期是:符号位SL, el指数表示,FLP有效数字字符串(1:52)和FSOPA[1:116],和舍入模式。最后舍入算法实现规范化。输出结果将是一百六十四位二进制浮点数。

结果与结论

调查不同的算法/技术讨论了浮点运算的实现至关重要。概述的实现工作。我们已经看到,双精度floatingpoint单元相比,单精度浮点提供高速和给予更多的准确性。基于FPGA的嵌入式系统有更高的低计算方面的优势,和双精度浮点加法器支持IEEE标准格式。

引用

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答:尼尔森,d . Matula e.N。律,g .甚至“符合IEEE浮点加法器符合管线式包转发模式,“IEEE反式。在电脑上,49卷,不。1、33-47页。2000年1月。
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阿卡什沙玛,凯瑟琳·康普顿卡尔Ebeling和斯科特·豪“管线式FPGA互连结构的探索”2月22 - 24,2004年,美国加州蒙特利。
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n . Kikkeri点塞德尔,“一个完全的FPGA实现验证双精度IEEE浮点加法器”,Proc. IEEE国际会议上的特定于应用程序的系统体系结构和处理器,第88 - 83页,2007年7月9 - 11。
IEEE计算机协会,IEEE标准浮点算术,IEEE Std 754 tm -2008 (IEEE Std 754 - 1985), 2008年8月。
Purna拉梅什Addanki, Venkata Nagaratna Tilak Alapati Mallikarjuna Prasad Avana,“一个基于FPGA的高速IEEE - 754双精度浮点加法器、减法器和倍增器”用Verilog,国际先进的科学和技术杂志》上。52卷,2013年3月。
Xilinx;Virtex-4用户指南。