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国际电气、电子和仪器工程高级研究杂志

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在线刊号(2278-8875)印刷版(2320-3765)

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高速和低功率应用的故障覆盖电路的有效实现

A.S.R.N.Raju1， C .马勒斯瓦尔2
  1. 印度安得拉邦瓦萨维工程技术学院欧洲经委会系技术硕士(学者)
  2. 印度安得拉邦瓦萨维工程技术学院欧洲经委会系HOD
有关文章载于Pubmed，谷歌学者

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摘要

测试图的生成一直是使用线性反馈移位寄存器(LFSR’s)进行的。LFSR是一系列触发器，由发生器多项式定义的反馈开关串联在一起。种子值加载到触发器的输出中。产生随机序列所需的唯一输入是一个外部时钟，其中每个时钟脉冲可以在触发器的输出端产生唯一的模式。在人字拖输出处的这个随机序列可以用作测试模式。被测电路所需的输入数量必须与LFSR的触发器输出数量相匹配。在这些方案中，为了通过保持故障覆盖率来降低功耗，在随机模式之间生成了三个中间模式。中间模式的目标是减少主输入(PI)的过渡活动，这最终减少了被测电路(CUT)内部的开关活动，因此也减少了功耗，而不会对硬件资源造成任何损失。c17基准测试的实验结果，有和没有故障确认了被测电路的故障覆盖范围。文中提到的功率为14mw。 Now the proposed system has to reduce it to less than 14mw i.e. nearly 12mw. At the same time we will reduce the device utilization also.

关键字
认知无线电，频谱感知，有效通信，系统安全

介绍
超大规模集成(VLSI)是通过将数千个基于晶体管的电路组合到单个芯片中来创建集成电路的过程。VLSI始于20世纪70年代，当时复杂的半导体和通信技术正在发展。微处理器是VLSI器件[1-3]。这个词已经不像以前那么常见了，因为芯片的复杂性已经增加到数亿个晶体管。最早的半导体芯片每个都有一个晶体管。后来的进步增加了越来越多的晶体管，结果，随着时间的推移，越来越多的独立功能或系统被集成在一起。最初的集成电路只包含少量的器件，可能多达十个二极管、晶体管、电阻和电容器，这使得在单个器件上制造一个或多个逻辑门成为可能。现在被称为“小规模集成”(SSI)，技术的改进导致了具有数百个逻辑门的设备，称为大规模集成(LSI)，即具有至少1000个逻辑门的系统。目前的技术已经远远超过了这个标志，今天的微处理器有数百万个门和数亿个单独的晶体管。曾有一段时间，人们努力命名和校准VLSI以上大规模集成的各种级别。 Terms like Ultra-large-scale Integration (ULSI) were used. But the huge number of gates and transistors available on common devices has rendered such fine distinctions moot. Terms suggesting greater than VLSI levels of integration are no longer in widespread use. Even VLSI is now somewhat quaint, given the common assumption that all microprocessors are VLSI or better [4,5].
截至2008年初，市场上已经有10亿个晶体管的处理器，其中一个例子就是英特尔的Montecito Itanium芯片。随着半导体制造从当前的65纳米工艺过渡到下一代45纳米工艺(同时经历新的挑战，如工艺角的变化增加)，这预计将变得更加普遍。另一个值得注意的例子是NVIDIA的280系列GPU。
这个微处理器的独特之处在于它的14亿晶体管计数，能够进行teraflop的性能，几乎完全用于逻辑(安腾的晶体管计数主要是由于24MB的L3缓存)[1]。与早期的器件不同，当前的设计使用了广泛的设计自动化和自动化逻辑合成来布局晶体管，从而实现了更高层次的逻辑功能复杂性。然而，某些高性能逻辑块，如SRAM单元，仍然是手工设计的，以确保最高效率(有时通过弯曲或打破既定的设计规则，通过牺牲稳定性来获得最后一点性能)。VLSI的主要挑战领域是性能、成本和功耗。由于开关，即测试所消耗的功率，由于短路电流流和负载区充电，可靠性和功率。对便携式计算设备和通信系统的需求正在迅速增长。这些应用需要低功耗的VLSI电路。测试模式下的功耗比正常模式下高200% P。因此，优化测试过程中的功率是一个重要方面。功率优化是主要挑战之一。 Test Pattern generation has long been carried out by using conventional Linear Feedback Shift Registers (LFSR’s5). LFSR’s are a series of flip-flop’s connected in series with feedback taps defined by the generator polynomial. The seed value is loaded into the outputs of the flipflops. The only input required to generate a random sequence is an external clock where each clock pulse can produce a unique pattern at the output of the flip-flops. This random sequence at the output of the flip-flops can be used as a test pattern. The number of inputs required by the circuit under test must match with the number of flip-flop outputs of the LFSR. This test pattern is run on the circuit under test for desired fault coverage. The power consumed by the chip under test is a measure of the switching activity of the logic inside the chip which depends largely on the randomness of the applied input stimulus. Reduced correlation between the successive vectors of the applied stimulus into the circuit under test can result in much higher power consumption by the device than the budgeted power. A new low power pattern generation technique is implemented using a modified conventional Linear Feedback Shift Register.

所提出模型的体系结构
VLSI的主要挑战领域是性能、成本、开关造成的功耗(即测试功耗)、短路电流流和负载区域充电、可靠性和功率[1-3]。对便携式计算设备和通信系统的需求正在迅速增长。这些应用需要低功耗的VLSI电路。测试模式下的功耗比正常模式下高200% P。因此，优化测试过程中的功率是一个重要方面。功率优化是主要挑战之一
图像
它为CUT生成测试模式。它将是专用电路或微处理器。生成的模式可以是伪随机数，也可以是确定性序列。这里我们使用线性反馈移位寄存器来生成随机数。LFSR的体系结构如下所示。
图像
敲击可以按照我们的意愿进行，但随着每次录制的改变，LFSR输出将会改变&当我们改变触发器的个数时，随机数重复的概率将会降低。加载到LFSR的初始值称为种子值。
测试响应分析器(TRA):TRA将检查MISR的输出，并与LFSR的输入进行验证，并给出错误与否的结果。
BIST控制单元:控制单元用于控制所有操作。主要控制单元在测试模式/正常模式下进行CUT的配置，将种子值送入LFSR，控制MISR和TRA。如果发生错误，它将生成中断。可以通过interrupt_clear_i信号清除中断。
被测电路(CUT):CUT是我们要在其中应用BIST进行零卡或一错卡测试的电路或芯片。
使用BIST技术的需要:如今，具有细间距ic的高度集成多层板几乎不可能进行物理测试。传统的板卡测试方法(包括功能测试)只访问板卡的主I/ o，覆盖范围有限，对板卡网络故障诊断能力差。在电路测试中，另一种传统的测试方法是通过昂贵的“钉床”探头和测试仪物理访问电路板上的每根电线。为了确定可靠的测试方法，从而降低测试设备的成本，研究验证了VLSI的每个测试问题。目前发现的主要问题如下:
测试生成问题
门与I/O引脚比

•测试生成问题
超大规模集成电路中大量的门将计算机自动测试生成时间推至数周或数月的计算。测试模式的数量越来越多，外部测试人员无法处理，这导致了高昂的计算成本，并超过了生产测试的合理可用时间。

•栅极与I/O引脚比问题
随着ic门数的增长，大多数门节点不再是由封装上的一个引脚直接访问。这使得内部节点的测试更加困难，因为它们既不容易被输入引脚的信号控制(可控性)，也不容易在输出引脚观察(观察能力)。引脚计数的速度比门计数的速度慢得多，这恶化了内部门节点的可控性和观察能力。

设计过程中的综合
Verilog HDL是一种硬件描述语言，它允许设计人员在不同的抽象级别上建模电路，从门级别、寄存器传输级别、行为级别到算法级别。因此，电路可以用许多不同的方式来描述，并不是所有的方式都可以合成/复合，这就是Verilog HDL主要被设计为模拟语言而不是合成语言的事实。因此，Verilog HDL中有许多构造没有对应的硬件，例如$display系统调用。此外，Verilog HDL没有用于寄存器传输级合成的标准化子集。
由于这些问题，不同的合成系统支持不同的Verilog HDL子集进行合成。由于在Verilog HDL中没有一个单独的对象表示闩锁或触发器，因此每个综合系统可能提供不同的机制来建模触发器或闩锁。因此，每个合成系统都定义了自己的Verilog HDL子集，包括自己的建模风格。
图像
图4显示了一个使用Verilog HDL以多种不同方式描述的电路。支持风格A和B的综合系统可能不支持风格c的综合系统。这意味着典型的综合模型在不同的综合模型之间是不可移植的。风格D可能不是synth &相当大。
图像
这种限制造成了一个严重的障碍，因为现在设计人员不仅必须理解Verilog HDL，而且还必须理解特定于合成的建模风格，然后才能编写可扩展的合成模型。Veri!并不总是遵循图5.4所示的典型设计流程。og HDL合成。

结果与讨论
采用上述方法得到的结果如图5 - 7所示。微型计算机体积很小。表示所提议模型的表示的示意图。引脚配置和操作如上所述。
图像
图6为所提模型的RTL示意图。相关输入的输出波形如图7所示。从这里可以看到输入和相应的输出，以后可以理解和验证操作。
图像
图像

结论
所提出的方法展示了减少生成的测试模式中的转换的概念。通过增加连续位之间的相关性来减少过渡。仿真结果说明了应用种子向量的模式是如何生成的。本文介绍了基于verilog语言的实现。代码的合成和实现(即翻译、地图、位置和路线)是在Xilinx - Project Navigator, ISE 8.2i套件上进行的。功耗报告显示，采用基准电路C17，所提出的低功耗lfsr在测试过程中功耗更低(12 mw)。在未来，我们有机会通过修改所提议的架构来进一步降低功耗。

参考文献





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