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国际先进研究期刊》的研究在电子、电子、仪表工程

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高效的实现电路的故障覆盖率高速度和低功率应用程序

A.S.R.N.Raju1C .Malleswar2
  1. M。科技(学者),部门的ECE Vasavi Inistute工程与技术,印度安得拉邦
  2. 煤斗、ECE系Vasavi Inistute工程与科技技术,印度安得拉邦
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文摘

测试模式生成一直是由使用线性反馈移位寄存器(LFSR)。LFSR的是一系列的触发器的定义的连接与反馈水龙头系列发电机多项式。种子值加载到输出的拖鞋。唯一所需的输入来生成一个随机序列是一个外部时钟,每个时钟脉冲可以产生一个独特的模式输出的拖鞋。这个随机序列在拖鞋的输出可以作为一个测试模式。测试所需的输入电路的数量必须与LFSR的触发器输出的数量。减少功率维持在这些项目的故障覆盖率之间的三个中间模式生成的随机模式。中间模式的目标是减少过渡活动的主要输入(PI),最终降低了被测电路内部的交换活动(减少),因此功耗也减少了硬件资源没有任何处罚。c17基准的实验结果,与无过失确认被测电路的故障覆盖率。在论文中提到14 mw。 Now the proposed system has to reduce it to less than 14mw i.e. nearly 12mw. At the same time we will reduce the device utilization also.

关键字
认知无线电频谱感知、高效沟通、系统安全

介绍
超大规模集成(VLSI)创建集成电路相结合的过程是成千上万的transistorbased电路整合到一个单独的芯片上。VLSI始于1970年代复杂的半导体和通信技术被开发。微处理器是一个超大规模集成装置[1 - 3]。这个词不再像以前一样普遍了,芯片增加复杂性到数以百万计的晶体管。第一半导体芯片一个晶体管。添加越来越多的晶体管的后续进展,因此,更多的个人功能或系统集成。第一个集成电路只有少数设备举行,也许多达十个二极管、晶体管、电阻和电容,使它可以制造一个或多个逻辑门在一个设备。现在回顾称为“小规模集成”(SSI),改善技术与数以百计的逻辑门,导致设备被称为大规模集成(LSI),即系统至少一千逻辑门。目前的技术已经远远过去这个马克和今天的微处理器有数百万盖茨和数以百万计的个人晶体管。一次,有一个名字和校准各种级别的大规模超大规模集成电路集成之上。 Terms like Ultra-large-scale Integration (ULSI) were used. But the huge number of gates and transistors available on common devices has rendered such fine distinctions moot. Terms suggesting greater than VLSI levels of integration are no longer in widespread use. Even VLSI is now somewhat quaint, given the common assumption that all microprocessors are VLSI or better [4,5].
2008年初,billion-transistor商用处理器,其中一个例子是英特尔的世界级著名安腾芯片。这有望成为越来越普遍随着半导体制造从当前一代的65纳米工艺下45 nm制程代(而遇到新的挑战,如增加变异过程角落)。另一个著名的例子是NVIDIA的280系列GPU。
这种微处理器的独特之处在于其14亿年晶体管数,浮点性能的能力,几乎完全致力于逻辑(安腾的晶体管数很大程度上是由于24 mb L3缓存)[1]。当前的设计,而不是最早的设备,使用广泛的设计自动化和自动化逻辑合成奠定了晶体管,实现更高程度的复杂性在生成的逻辑功能。某些高性能逻辑块像SRAM细胞,然而,仍然是手工设计,以确保最高的效率(有时被弯曲或打破既定的设计规则通过交易获得的最后一点性能稳定)。超大规模集成的主要挑战领域的性能,成本和功耗。由于开关即电力消耗测试,由于短路电流和充电负荷区域,可靠性和权力。便携式计算设备和通信系统的需求正在迅速增加。这些应用程序需要低功耗超大规模集成电路。功耗在测试模式是200% P超过在正常模式。因此,优化权力在测试过程中是很重要的方面。功率优化的一个主要挑战。 Test Pattern generation has long been carried out by using conventional Linear Feedback Shift Registers (LFSR’s5). LFSR’s are a series of flip-flop’s connected in series with feedback taps defined by the generator polynomial. The seed value is loaded into the outputs of the flipflops. The only input required to generate a random sequence is an external clock where each clock pulse can produce a unique pattern at the output of the flip-flops. This random sequence at the output of the flip-flops can be used as a test pattern. The number of inputs required by the circuit under test must match with the number of flip-flop outputs of the LFSR. This test pattern is run on the circuit under test for desired fault coverage. The power consumed by the chip under test is a measure of the switching activity of the logic inside the chip which depends largely on the randomness of the applied input stimulus. Reduced correlation between the successive vectors of the applied stimulus into the circuit under test can result in much higher power consumption by the device than the budgeted power. A new low power pattern generation technique is implemented using a modified conventional Linear Feedback Shift Register.

该模型的体系结构
VLSI中的主要挑战领域性能、成本、功耗是由于开关即电力消耗测试,由于短路电流和充电负荷区域,可靠性和权力[1 - 3]。便携式计算设备和通信系统的需求正在迅速增加。这些应用程序需要低功耗超大规模集成电路。功耗在测试模式是200% P超过在正常模式。因此,优化权力在测试过程中是很重要的方面。功率优化的一个主要挑战
图像
它生成的测试模式。这将是专用电路或微处理器。模式生成伪随机数或确定的序列。这里我们使用一个线性反馈移位寄存器,用于生成随机数。LFSR的架构如下所示。
图像
开发可以采取每一样我们希望但录制改变LFSR输出生成将改变和触发器的我们改变不重复的随机数将减少的可能性。初始值加载到LFSR称为种子值。
测试响应分析仪(TRA):交易将检查MISR &验证的输出与输入LFSR &给结果的错误。
阿拉伯学者控制单元:控制单元用于控制的所有操作。主要控制单元会削减测试模式的配置/正常模式,饲料LFSR种子值,控制MISR和交易。如果出现错误会产生中断。可以通过interrupt_clear_i明显中断信号。
被测电路(减少):削减是电路或芯片,我们要应用BIST测试停留在零个或困在一个错误。
需要使用BIST技术:今天的高度集成的多层与小模数ICs董事会几乎不可能被访问物理上进行测试。传统板测试方法,包括功能测试,只有访问董事会的主要I / Os,提供有限的覆盖面和贫穷为board-network故障诊断。在电路测试中,另一个传统的测试方法是通过物理访问每一个线在董事会通过昂贵的“钉床”探针和测试人员。确定可靠的测试方法将降低测试设备的成本,研究每个VLSI测试问题进行了验证。迄今为止发现的主要问题如下:
 Test 生成 问题
 Gate I/O 销 率

•测试生成问题
大量的盖茨在超大规模集成电路使得计算机automatic-test-generation倍计算的数周或数月。测试模式的数量正变得太大,需要由一个外部测试,这导致了高计算成本和生产测试超过了合理的可用时间。

•门I / O销比的问题
ICs生长在门计数,它不再是事实,大多数门节点直接访问一个别针的包。这使得测试更加困难,因为他们的内部节点既不再是容易控制的信号从输入销(可控性)也不容易观察到一个输出销(观察能力)。销数比门计数速度慢得多,这加剧了可控性和观察能力的内部门节点。

合成的设计过程
Verilog HDL硬件描述语言,允许设计师模型电路在不同的抽象级别,从门级,过户水平、行为水平的算法水平。因此电路可以被描述在许多不同的方式,并不是所有的可能synthesizable /复合这是Verilog HDL设计主要是模拟合成的语言,而不是语言。因此,有许多构造Verilog HDL没有硬件,例如,美元显示系统调用。还没有过户的Verilog HDL水平综合标准化的子集。
因为这些问题,不同的合成系统支持不同的Verilog HDL合成子集。由于没有单独的对象在Verilog HDL这意味着一个门闩或触发器,每个合成系统可能提供不同的触发器和锁机制模型。因此每个合成系统定义了自己的子集的Verilog HDL,包括自己的建模风格。
图像
图4显示了一个电路,是用Verilog HDL描述在许多不同的方式。合成系统,支持A和B合成风格可能不支持c风格的这意味着通常合成模型移植的不同在不同的合成系统合成模型是不可移植的。风格D可能不是synth &相当大。
图像
这种限制创建了一个严重的障碍,因为现在设计师不仅要理解Verilog HDL,但也要理解synthesis-specific建模风格之前synihcsizable模型可以写。典型的设计流程如图5.4所示不能始终遵循真实!og高密度脂蛋白合成。

结果和讨论
结果从上面提到的方法提出了从始到图7。微型计算机体积很小。代表提出的代表性模型的示意图。销的配置和操作如上所述。
图像
图7表示RTL该模型的示意图。有关合成的波形输入图7中给出。输入和相应的输出可以看到从这个操作可以被理解和vaidated之后。
图像
图像

结论
该方法显示减少的概念在测试模式生成的转换。过渡是减少增加连续位之间的相关性。仿真结果表明,应用模式是如何生成的种子向量。介绍了实现关于verilog语言。合成和实现(例如翻译,地图和地点和路线)的代码进行Xilinx——项目导航器,伊势8.2我套件。的报告表明,提出的低功率lfsr功耗更小(12 mw)在测试过程中通过C17基准电路。在未来有机会减少权力更通过修改建议的体系结构。

引用