高效的实现可重构天线系统解码器加速器芯片

Lakshmi Priya.K
打开学生、电子与通信工程系、PSNA工程与技术学院Dindigul Tamilnadu、印度。

文摘

在本文中,我提供了一个节能可重构MIMO(多输入多输出)译码器硬件加速器的架构。它提供了在不同的无线标准(即完整的可编程性。,WiFi, 3G-long term evolution, and WiMax) as well as different MIMO decoding algorithms (i.e., minimum mean square error, singular value decomposition, and maximum likelihood) with extreme energy efficiency. We propose an Hough transform architecture instead of CORDIC for the Rotation unit in the processing core . The energy efficiency of our MIMO accelerator chip was compared against existing programmable MIMO accelerator, it delivered energy efficiencies that were 5% less than the existing system.

关键字

CORDIC,脚腕架构,可重构MIMO(多输入多输出)译码器,旋转装置。

介绍

多输入多输出(MIMO)处理和正交频分复用(OFDM)是两种主要的技术在新兴无线通信系统.MIMO天线无线通信技术中使用多个天线同时最小化错误和优化数据的源和目标速度[1 - 5]。在OFDM宽带频率选择性衰落信道分为几个独立的窄带平衰减子频道。一种译码器接收组件,把Nss传输数据流从Nrx接收天线收到的信号。米姆解码操作矩阵和向量密集。OFDM系统,这对每个子频道重复处理。MIMO-OFDM技术提高数据率和可靠性。一些出版物(6-13)报告各种MIMO解码器的硬件设计和实现。但这些解码器设计使用一个天线系统解码算法如零迫使(ZF),最小均方误差(MMSE) [6], [7]。最大似然(ML)[8]或球体解码(SD)变体之一[9 - 11],几可重构天线系统解码器已报告在文献[10 - 12]这些设计既不能够灵活的适应一个新的标准。

新的无线通信标准和MIMO解码算法新兴每隔几年,需要重新设计和升级现有系统不仅要满足新定义的标准,但也允许多个标准的集成到相同的平台,提高性能通过更先进的解码算法。一个可编程输出解码器设计被报道(- 17),但它消耗更多的能量,因为它复杂和迭代的性质和不可靠,因为错误的可能性。还需要更加灵活,高效的分布式天线译码器实现。这样一个译码器应该能够同时服务多个标准的前提下的吞吐量,区域,和权力的要求。论文组织如下。第二部分描述了天线系统的硬件体系结构和相关工作的MIMO加速器,第三部分描述了旋转单元和第四节给出实验结果显示仿真结果提出了旋转单元天线加速器。最后,第五部分提出结论。

米姆加速器硬件架构

米姆加速器架构是图1所示。设计内存映射的主要挑战是提供一个集中的数据存储器,允许访问数据的一般模式,独立的算法,同时保持能力提供数据向量排列成正确的顺序和处理核心在单个周期[16]。的处理核心优化可编程处理矩阵运算所需线性天线系统解码器。

米姆加速器是一个复杂的基于矢量的处理器数量,适用于复杂的操作数的向量Nrx - - Nrx接收天线的数量用于MIMO系统。因为大多数MIMO解码算法可以被分解成一系列的向量操作,处理器使用向量作为其最小的操作数。

处理核心由四个处理单元:1。矩阵的加法、减法单元,2。内积单元3。向量元素-明智的部门单位和4。旋转装置。这些操作是必要的和充分的报道主要线性分配解码算法[14]。单位的数量在每个核心选择平衡输出的数量,迫使他们是向量大小的倍数。

四个处理单元。在图2所示。显示添加单元,这是一个加法器和减法器,可以同时处理两双Nrx复杂的向量。其用途的例子有制定的MMSE矩阵和SD的计算指标。

旋转装置

第四个处理单元是旋转单元。它是最饥饿的单位在处理核心力量。通常它由一组坐标旋转(CORDIC)块[18]。这里CORDIC坐标旋转数字计算机,也称为digit-by-digit方法。需要很多迭代完成一圈旋转消耗更多的能量。这可以修改通过建筑的脚腕。它的工作原理基于线段和产生一个旋转与减少数量的迭代序列[19]所以功耗可以最小化。

使用霍夫变换旋转单元

建议的体系结构的框图见图5。行程长度编码是一个简单的过程,读取二进制值从输入和输出{rb、代码、zl}三联体。体育是运行时配置的计算霍夫变换的角度。每个体育计算的所有输入数据合并ρθ值ρθ代表ρ值与角θ。投票的内存存储所有的选票。在这里我们使用内嵌和intra-block PE的递增。图7所示的内嵌递增。计算ρθ(po)的第一个输入ρθ代表ρ值线与角θ穿过点p。intra-block递增计算ρθ(x, y)值的其他数据内嵌后递增。可以用来实现两个蓄能器内嵌递增如图6所示,在Nsinθ可以预先计算的。为了跳过zero-blocks,步骤表格介绍了拟议的架构。 Col-reg calculates theρθ(po) values for the nonzero blocks in a block-row in the -direction every clock cycle, and row-reg calculates ρθ(po) values for the first blocks of block-rows in the -direction every time after a block-row processing is completed.

Intra-block递增和计算ρθ(po)可以用来计算中的所有其他ρθ值块同时通过使用相应的dx, dy, cosθsinθ值这将导致七ρθ值。对整个数据,内存中的八票解决的八ρθ值需要积累。计算ρθ(po)分为整数部分和小数部分来自f0只有小数部分用于计算voteoffsets如图7所示。图7的第一阶段计算vote-offsets V0i第i个输入vote-offsets范围从0到4和3 b代表数字。这些数字是由三解码器解码作为第二阶段图7所示。在图8中,解码器的输出结合相应的值输入使用组合逻辑电路确定六世,代表每个不同vote-offset合并的票数。

核心和记忆所示输入开关Fig.9有能力提供数据向量排列成正确的顺序和处理核心的一个周期。这些数据在逻辑上划分为许多复杂矩阵变量为Nrx Nrx大小。子通道执行一条指令时,检索与子通道相关的数据块,然后交付给core-input开关。如图7所示。core-input开关是一个两层的多路复用电路,选择并妥善安排复杂向量处理core-whether所需的行向量,列向量,矩阵的对角线,或组合。

memory-input开关执行相同的任务,但在相反的方向。需要处理单元的输出和妥善包装他们,与给定的OFDM副载波相关联的所有数据写入适当的内存位置。

以上Fig.10显示旋转单元使用的脚腕体系结构的仿真结果,结果vv1, vv3&vv4 vv2表明,旋转值和Table.10显示了CORDIC的功耗比较和脚腕架构。

结论

本文提出的ASIC实现可重构天线加速器。加速器是完全可编程域内的算法和功能需要实现MIMO解码(MMSE,圣言,QR等)对任意(即系统或标准。,WiFi, LTE,等等)。论文发表的脚腕架构的旋转装置。这个建筑的能耗测量为151 mw。这与现有CORDIC结构相比,加速器能源消耗比现有的设计减少了5%。

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