纳米存储器编码器和解码器中的错误检测与校正

V.M.拉玛·普利亚
印度金奈-600073，能源与工业研究所助理教授

摘要

纳米技术提供了更小、更快、更低能量的器件，使电路更强大、更紧凑。由于逻辑电路中软错误率的增加，存储单元周围的编码器和解码器电路也容易受到软错误的影响，也必须受到保护。计算机内存系统中发生的一种错误，它改变程序中的指令或数据值。软错误不会损坏系统的硬件。介绍了一种用于存储器设计的差错安全编码器和解码器电路设计的新方法。关键贡献是识别和定义了一类新的纠错码，其冗余使得故障安全检测器(FSD)的设计特别简单。欧几里得几何码也被称为EG-LDPC码，因为它们是低密度奇偶校验码(LDPC)。

关键字

解码器，编码器，EG-LDPC码

介绍

目前，存储器的大小一般从微米级减小到纳米级。纳米技术提供了强大而紧凑的电路。因此，随着尺寸的减小，纳米存储器容易产生软误差和瞬态误差。但是存储单元和通信通道容易受到瞬时错误的影响。编码器用于将信号或数据转换为代码。解码器用于将编码转换为信号数据。这些代码有很多用途，比如压缩信息以传输、存储或加密。因此，编码器、解码器等周边电路出现故障的可能性较大。瞬态错误是短时间内存在的错误，软错误是对硬件没有任何影响的错误。因此，识别了一类具有适当冗余的纠错码(ECC)。 Redundancy is the duplication of the critical components of a system which increases the reliability of the system usually in the case of the backup or fail-safe. And it is found that Euclidean Geometry Low-Density parity check (EG-LDPC) codes have the fault secure capability. LDPC codes have a limited number of 1’s in rows and columns of the matrix. So it reduces the complexity and reduces the area. Here EG-LDPC depends upon the structure of the nanomemory. Actually nanomemory architecture consists of nanowire cross wires. And the memory bit is stored at the junction of two cross wires. And the two respective nanowires of that junction are selected by two address decoders, the column address decoder and the row decoder. And adequate voltage is applied at that junction. And thus the memory bit is stored at that junction. And this EG-LDPC depends upon the number of nanowire crossbars and the junction points of the crosswires. And it can detect multiple errors occurring in both the stored codeword in memory and the surrounding circuitries.

容错存储器结构

信息位输入编码器对信息向量进行编码，编码器的故障安全检测器对其进行验证。如果检测器检测到任何错误，则必须重新进行编码操作以生成正确的码字。然后码字被存储在内存中。在内存访问操作期间，存储的码字将从内存单元访问。码字易受瞬时错误的影响，当它们存储在内存中，因此一个校正单元被设计来纠正检索码字中的错误。短暂错误随着时间的推移在记忆词中积累。为了避免在任何内存字中积累过多的错误，系统必须执行内存擦除。内存擦除是定期从内存中读取记忆词，纠正错误并将其写回内存的过程。如果要执行周期性的擦除操作，则停止正常的内存访问操作，内存执行擦除操作。

纳米存储器是基于纳米线交叉条的。在这里，这种纳米线交叉线被用来存储存储器位和有限数量的平版比例电线地址电线和缺陷。线交叉条在每个交叉条连接处存储一个内存位。为了能够将每个位的值写入一个结，穿过结的两条纳米线必须被唯一地选择，并且必须给它们施加足够的电压。纳米线可以通过位于存储器核心两侧的两个地址解码器唯一地选择。

这里编码的位总共是15位，其中7位信息位和8位奇偶校验位。C0到c6是信息位，c7是i0的异或。I4 i6 c8是i0的异或i1 I4 i5 i6 c9是i0的异或。I1 i2 i4 i5 c10是I1 i2 i3 i5 i6的异或，c11是i0 i2 i3 i3的异或，c12是I1的异或。I3 i4, c13是i2 i4 i5的异或，c14是I3 i5 i6的异或。编码器用于将信号或数据转换为代码。这些代码有很多用途，比如压缩信息以传输、存储或加密。解码器是在存储器块之后使用的，用于从编码中检索原始数据或信号。这些编码器和解码器更容易受到软误差和瞬态误差的影响。软错误是指仅改变数据或信息而不会对硬件产生任何影响的错误。

故障安全检测器和校正器

检测器操作的核心是生成综合征向量。

1) (n,k,d)→(15,7,5)其中“n”是编码向量“k”是输入，“d”是最小距离。Q =n-k =>15- 7=8。第一步是找到生成器矩阵。G=[Ik: Pk×q]其中' Ik '是单位矩阵，' Pk×q '是奇偶校验位。

2)第二步是找到奇偶校验矩阵。H =[葡文:智商]q×n。其中' H '是奇偶校验矩阵，' PT '是奇偶校验位的转置，' Iq '是单位矩阵。

3)第三步是找到HT

4)第四步是寻找综合征向量。S =本契约。其中' C '是生成器矩阵的任何一行的编码位，' HT '是奇偶校验矩阵的转置。这一行是xor ed。

5)第五步是发现错误。如果症候群矩阵包含所有的“0”，那么就没有错误。如果在综合征矩阵中有“1”，那么它表明错误的存在，它也表明错误发生的地方。

一步多数逻辑纠错器是一种快速、紧凑的纠错技术。它是直接从接收到的码字中识别码字中每个位的正确值的过程。一般的消息传递纠错策略需要多次迭代的错误诊断。因此，该一步多数逻辑校正器使校正延迟小且具有确定性。该技术可以通过两种方式实现。串行提供紧凑的实现。并行地减少校正延迟。

校正器操作由两部分组成。生成接收到的向量位的特定线性和集。求计算出的线性和的多数值。多数值表示所考虑的码位的正确性。如果多数值为1，则位反转，否则保持不变。

我们使用二进制排序网络来进行排序操作。n输入排序网络是使用2位排序器构建块对一组n位进行排序的结构。每条垂直线表示一个比较器，它比较两个比特，并将较大的比特赋给顶部输出，较小的比特赋给底部输出。

四个输入排序网络，有五个比较块由两个输入门组成，四个输入排序网络总共由十个双输入门组成。用排序网络实现的八输入多数门总共有27个双输入门。在两级实现中，多数门需要56个输入与门和一个56输入或门。

结论

存储器的尺寸减小到纳米级，软误差和瞬态误差增加，主要发生在编码器和解码器等周围电路中。本文提出了一种全容错存储器系统，该系统不仅能够容错内存位，而且能够容错ECC编码器和纠错器等支持逻辑。这里使用了欧几里得几何代码。并证明了这些编码是具有fsd的新的ecc子集的一部分。利用这些fsd，我们设计了一个容错编码器和校正器，其中故障安全检测器监视它们的操作。并给出了一种统一的容错方法。这种统一的方法减少了区域开销。

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