关键字 |
| 通路逻辑高性能逻辑设计 |
导 言 |
| 低电速是VLSI电路设计的两个最重要的约束高速使用动态电路多米诺逻辑最受欢迎动态逻辑路由,但它受收费分享问题之苦,它需要逐级递归时反转码提出了festruction逻辑[5],该逻辑进一步改进了[6]中的权力,但以延时为代价。高速度进化逻辑建议使用双向供应电路延迟大为减慢 但其耗电率高高速通路逻辑修改 以降低功率并获取更好的延迟功率下一节描述传统和高速进化逻辑修改电路后介绍并终于进行了性能分析和比较 |
通用FTL |
| 常规FTL图图1.FTL建议提高domino逻辑性能多米诺逻辑中有一些限制,FTL删除了这些限制技术属于动态逻辑家庭电路设计由拉下网络(PDN)、PMS负载晶体管P1和重置晶体管N1组成输入应用到PDN块时钟信号连接到负载晶体管和重置晶体管的门输入电路分两个阶段工作,重置阶段和评价阶段重置相位时钟高,负载晶体管P1OF和重置晶体管N1OO评分阶段时钟低,负晶体管P1OD重置晶体管N1FTFF |
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| FTL速度比dimino逻辑高,因为输出逻辑水平在所有输入有效前评价级联逻辑解析期间,每个阶段输出使用静态反转器,但在传统FTL中输出排入零级分析链中10个逆序器使用[6]显示,重置阶段中,每个阶段输出为零级,评价阶段中,每个阶段输出先切入晶体管阈电压中位转换从Vth高低,速度更高FTL功耗增加,因为输出最小低电量不是0V与dimino逻辑法[6,7]相比,FTL噪声比值下降 |
高静电FTL |
| 进一步提高FTL性能[7]中建议改型FTL高速-FTL高速FTL电路重置晶体管源二叉时钟高Mp1和Mp2晶体管关闭时电路中晶体管输入Vdd/2和时钟低Mp1和Mp2并输入高或卸载低输入IN评分阶段取输出自Vdd/2非0 |
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| 电路的主要缺陷是时钟信号高位时级联输出Vdd/2下一节建议解决这一问题 |
拟议的FTL |
| 高速FTL电路延迟提高高,但电量消散增加级联期间时时时钟高输出Vdd/2部分引起下级晶体管增加电路散电反晶体管Mn2插入时钟连接图3时钟高Mp2输入Vdd/2时,时钟低Mp2与Mp1和Mp2并发时,输出要么加高或排出低分解晶体管从前阶段获取输入部分On,因为每个阶段输出为Vdd/2,所以此晶体管Mn2阻抗流并保存电源 |
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性能分析 |
| 拟FTL电路设计5个反转器链比高速FTL[7]校验分析使用0.18m技术库中的cadense设计环境模拟使用光谱模拟器电路用时钟频率100Mhz分析微博4显示输出波变链使用传统FTL |
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| 微博5显示使用高速FTL反转链输出波形 |
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| 微博6显示输出波数组使用FTL从波形可见电量下降幅度更大 |
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| 福格4 5 和 6A输入链5变换器和Y输出最后一个变换器和Y1输出第二变换器鼠标显示电流波时间尺度纳秒 |
| 表1显示拟FTL结构以及现有FTL高速FTL |
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| 从上表可以看出高速FTL比传统FTL慢得多,但其电耗高电力延迟产值比传统FTL高提议FTL将高速FTL耗电30.5%,但延迟略增,因此总体延迟产值提高FTL结构电源延迟产物优于传统FTL和高速FTL |
结论 |
| 从5变换链模拟结果中可以看出,拟建结构比现有高速FTL结构弱30.5%延迟部分因插入晶体管而增加,但总功率延迟产值优于现有高速FTLFTL在[4]中更多分权,在[5]中提议修改FTL,减少分权,但延迟率高,然后在[6]中提议高速FTL,延迟率低得多,但耗电率高,本文中拟议的FTL结构高度分权,延迟率略增,从而改善delay产品 |
引用 |
- S.M.康阳Leblebici,CMOS数字集成电路:分析设计,TATA McGraw-Hill出版物3e,2003年
- J.M.拉贝A钱德拉卡山市Nikolic,Digital集成电路:设计透视”,2e Prentice-Hall,上马鞍河,NJ,2002年
- 尼尔H.E.Weste, David Harris and Ayan Banerjee,CMOSVLSI设计、电路和系统透视,第三版Pearson教育,2005年
- 考希克罗伊 SharatCPrasad,Low-PowerCMOSVLSI电路设计,JohnWileySonss,2009年
- V级纳瓦罗-博特洛A.Montiel-Nelson和S.Noosabadi解析高性能快速进化逻辑家庭Cir市systII卷54号6页489比493Jun2007年
- SauvaraRanjansahoo, KamalaKantamapatra,“变换低电速逻辑性能分析”,IEE-工程、科学管理进步国际会议(ICAESM-2012)2012年3月30日、31日
- SauvaraRanjansahoo, KamalaKantaMa信息科技最新进展ARAIT-2012
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