基于FPGA的64位低功耗RISC处理器使用Verilog HDL

V.Prasanth¹和K.V.Rajeshkumar²

M.Tech (Ph.D .)印度普拉提工程学院欧洲经委会系系主任
学生，普拉提工程学院，苏拉帕林(Ap)印度)

摘要

RISC是一种降低指令集复杂性的设计理念，从而降低了在设计实现过程中所考虑的功耗、空间、周期时间、成本和其他参数。FPGA的出现使得复杂的逻辑系统可以在FPGA上实现。本文的目的是利用FPGA spartan3e工具设计和实现64位RISC处理器。该处理器的设计依赖于设计规范、分析和仿真。它考虑到非常简单的指令集。重要部件包括控制单元、ALU、移位寄存器和蓄能器寄存器。通过设计时钟技术降低功耗。

关键字

RISC，控制器，处理器

介绍

现在，计算机是日常生活的主流。RISC处理器是一种CPU设计策略，它使用简化指令以获得更高的性能和更快的指令执行。它还减少了执行中的延迟。它使用一般指令，而不是专用指令。它们的设计、测试和制造成本更低。这有助于RISC在技术领域的实施。它的应用范围包括信号处理、卷积应用、K计算机等超级计算机以及更广泛的智能手机基础。

本文以更高的性能和效率为主要目标，提出了一种64位RISC处理器。该处理器由控制单元、通用寄存器、算术和逻辑单元、移位寄存器组成。控制单元遵循取、解码、执行三个阶段的指令周期。控制单元根据读取阶段的指令产生信号对指令进行解码。该架构支持16条指令，用于算术、逻辑、移位和旋转操作。

全文分为以下几个部分。第1节描述了处理器的体系结构。第二节介绍了处理器的各个模块。结果已在第三节中提出

体系结构

64位RISC处理器的架构如图1所示。它由控制单元、通用寄存器、ALU、桶式移位器、万能移位寄存器和蓄能器组成。控制单元由指令寄存器和指令解码器两个寄存器组成。指令和数据是按顺序提取的，以减少机器周期中的延迟。采用了流水线结构，进一步利用了取、解码和执行三个执行周期。这种管道结构有助于提高操作速度。在取取周期中，从内存中推断指令和相关数据;在解码周期中，从内存中提取指令和数据进行分叉，激活组件和数据路径进行执行;在执行周期中，执行指令，操作数据，并将结果存储在累加器中。

控制单元接受操作码并生成信号，该信号触发组件和数据路径相应地工作并执行所需的功能。控制单元有两个指令解码器。这两个解码器解码指令位和直接信号到ALU，通用移位寄存器或桶移位旋转器。从寄存器A或寄存器b接收操作数后，算术和逻辑单元从寄存器和解码的指令位接收操作数，执行算术和逻辑功能。通用移位寄存器和桶移位旋转器接收来自寄存器A的输入，并根据已解码的信息执行所需的移位或旋转操作，结果存储在累加寄存器中。

模块设计中的8位RISC处理器

模块是处理器的构建块。本节主要介绍64位RISC处理器的模块。控制单元、ALU、通用寄存器、万能移位寄存器、桶移位旋转器和蓄能器是处理器的主要模块。

1.控制单元:

控制单元基于如图2所示的状态图。状态机执行算术、逻辑、移位和旋转功能。如果位指令为0100，则在收到下一条指令后立即执行OR操作，然后执行适当的操作。控制单元由两个解码器组成。第一解码器执行算术和逻辑功能，第二解码器执行移位和旋转操作。控制单元的顶块如图3所示。

2.运算器

算术逻辑单元是一种执行算术和逻辑运算的数字电路。该设计实现了7个逻辑功能和2个算术功能。逻辑操作为AND、NAND、OR、NOR、XOR、XNOR和NOT，逻辑操作为加法和减法。ALU将接收来自控制单元的指令位，并执行所需的操作。例如，如果控制单元的输入是0000，那么解码后的位将是64位数据，在接收到来自解码器的指令位后，ALU根据寄存器A和寄存器b的操作数进行操作。

3.桶移器:

桶式移位器如图6所示。它是一种数字电路，按指定的时间移位比特数。它将从控制单元内的第二个指令解码器接收解码后的指令位，并根据寄存器A中的操作数和选择行执行所需的操作。

4.通用移位寄存器

该体系结构如图9所示。该架构执行以下四个主要功能:加载值、左移和右移以及不变。如果s4和s5都很低，而z等于01000000，则加载该值。如果s4是低的，s5是高的，解码输出z为z63....Z0左移操作。

5.一般用途登记册

通用寄存器存储8位数据。总共有8个D人字拖。两个通用寄存器是A和b，如果reset是高的，那么寄存器是清晰的，另一方面，如果reset是低的，rd是高的，时钟是高的，数据存储在寄存器中。如图11所示。

6.累加寄存器:

蓄能器寄存器顶部块如图11所示。从ALU或通用移位寄存器或桶旋转器得到的结果存储在累加寄存器中。如果重置设置为高，则累加寄存器被清除，否则64位结果存储在累加寄存器中。

结果

采用Xilinx Spartan 3E技术对64位RISC处理器的性能进行了详细的研究。该设计满足了高速、极低成本和以消费者为导向的设计要求。总体设计如图所示。数据从两个8位寄存器A和b接收。信号READ (rd)是一个内存接口信号。这个信号预示了要读取的内存位置和要放入数据总线的数据。同步是利用clk信号完成的。采用rd和复位两种控制信号完成了处理器的设计。如果reset值高，处理器将不执行任何操作，继续处于空闲状态。如果reset为低，rd为高，则将数据加载到寄存器中。处理器根据来自控制单元的操作码执行操作。 This 64 bit RISC processor works on one clock cycle. clk is the external clock signal and triggers the input and result in the output. rd triggers the state of registers A and B. s0 to s3 specifies the opcode to enable the operation. If opcode is 0100 then OR operation is performed.

动力分析

而从功耗角度来看，该RISC处理器在1000 MHz频率范围内功耗为0.177mW。

结论

设计了一个具有16条指令集的64位RISC处理器。每条指令都在一个时钟周期内执行，有3个阶段的流水线。通过详尽的模拟进行了验证。由于采用了时钟技术，功耗也降低了，该处理器可用于便携式计算器以及游戏工具包、信号处理器、自动售货机等的数学计算。

参考文献

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