基于FPGA的64位低功率用Verilog HDL RISC处理器的

V.Prasanth¹和K.V.Rajeshkumar²

M。技术部门负责人(博士),ECE、Pragati工程学院,Surampalem,美联社,印度
打开学生,Surampalem Pragati工程学院(美联社)印度)

文摘

RISC设计理念是减少指令集的复杂性,进而降低了功耗,空间、周期时间、成本和其他参数考虑在设计的实现。FPGA的出现使得FPGA实现复杂的逻辑系统。本文的目的是设计和实现64位RISC处理器使用FPGA斯巴达3 e工具。这种处理器设计取决于设计规范,分析和仿真。它考虑了很简单的指令集。重要的组件包括控制单元、ALU,移位寄存器和累加寄存器。功耗降低时钟设计技术。

关键字

RISC、控制单元、处理器

介绍

如今,电脑在司空见惯的主流活动。RISC处理器是一个CPU设计策略,使用简化指令与提高指令的执行速度更高的性能。它还降低了延迟执行。它使用通用指令而不是专门的指令。他们是低成本的设计、测试和制造。这有助于在RISC技术领域的实现。它的应用范围包括信号处理、卷积应用程序,超级计算机等K电脑和智能手机更广泛的基础。

在这项工作中,64位RISC处理器提出了更高的性能和效率是主要目的。这个处理器包括控制单元、通用寄存器,算术和逻辑单元,移位寄存器。控制单元遵循指令周期3阶段取回,解码和执行周期。根据指令获取阶段,控制单元生成信号解码指令。架构支持16说明算术、逻辑、移动和旋转操作。

整个论文分为以下部分。部分中,我描述了体系结构的处理器。第二部分阐述了各个模块的处理器。结果在第三部分提出了

体系结构

64位RISC处理器的体系结构被显示在图1。通用寄存器,它包括控制单元ALU,桶移器、通用移位寄存器和蓄电池。控制单元包括两个寄存器即指令寄存器和指令译码器。指令和数据获取顺序,以减少机器周期的延迟。管道结构整合,进一步利用三个执行周期取回,解码和执行。这个管道结构有助于提高操作的速度。在获取周期中,指令和相关数据从内存推断在解码周期,指令和数据从内存分叉激活组件和数据路径的执行和执行指令的执行周期,数据操作和结果存储在蓄电池中。

控制单元接受操作码和生成信号,触发相应的组件和数据路径的工作和执行所需的功能。控制单元有两个指令解码器。这两个解码器解码指令和直接信号要么到ALU,通用移位寄存器或旋转桶转变。收到注册或寄存器操作数是b .在接收的操作数寄存器和指令解码位算术和逻辑单元执行算术和逻辑功能。通用移位寄存器和桶旋转转变从注册一个接收输入,根据解码信息执行所需的操作的移动或旋转和结果存储在累加寄存器。

模块设计的8位RISC处理器

模块是一个处理器的构建块。这部分的模块64位RISC处理器。控制器、运算器、通用寄存器,通用移位寄存器,桶移旋转器和蓄电池主要模块的处理器。

1。控制单元:

控制单元是基于状态图,描绘在图2所示。状态机执行函数的算术、逻辑、移动和旋转功能。如果有些指令是0100然后尽快执行或操作指令接收然后执行适当的操作。控制单元包括两个解码器。第一个解码器执行算术和逻辑功能和第二解码器执行移动和旋转操作。顶部的控制单元块显示在图3。

2。运算器

算术和逻辑单元是一个数字电路,执行算术和逻辑操作。提出的设计执行七个逻辑功能和两个算术函数。执行逻辑运算,是与非,或者,也没有XOR, XNOR而不是同时执行两个逻辑操作加法和减法。铝合金将从控制单元接收指令位,将执行所需的操作。例如,如果输入控制单元是0000,解码比特将64位数据和从解码器接收到指令后位,操作是由ALU根据寄存器操作数并注册b .顶部块显示在图4。

3所示。桶移器:

桶移装置如图6所示。它是一个数字电路,转变由指定的比特数倍。它将接收解码指令从第二位指令译码器在控制单元和执行所需的操作取决于从寄存器操作数并选择行。

4所示。普遍的移位寄存器

架构图9所示。此体系结构加载值执行四个主要功能如下,左移和右移,没有改变。如果s4和s5都很低,z = 01000000加载值。如果s4低和s5高解码输出z z63…。z0左移操作执行。

5。通用寄存器

通用寄存器存储8位数据。总有8 D人字拖。两个通用寄存器是A和b .如果复位高然后登记清楚,另一方面如果重置低,rd是高和时钟数据是存储在寄存器中。图11所示。

6。累加寄存器:

累加寄存器顶块图11所示。由于ALU通用移位寄存器或桶旋转存储在累加寄存器。如果重置设置为高然后累加寄存器被清除,否则64位结果存储在累加寄存器。

结果

64位RISC处理器的性能已经使用Xilinx斯巴达3 e技术审查。高速的设计符合要求,极低的成本和以消费者为导向的设计。整体设计已经显示在图。数据来自两个8位寄存器A和b信号读取(rd)是一个内存接口信号。这个信号暗示要读取内存位置和数据放入数据总线。利用时钟信号同步完成。使用两个控制信号处理器的设计已经完成即rd和重置。如果重置高,处理器将不会执行任何操作,继续处于闲置状态。如果重置低和rd高数据加载到寄存器中。根据控制单元的操作码处理器执行操作。 This 64 bit RISC processor works on one clock cycle. clk is the external clock signal and triggers the input and result in the output. rd triggers the state of registers A and B. s0 to s3 specifies the opcode to enable the operation. If opcode is 0100 then OR operation is performed.

动力分析

而能耗的观点这RISC处理器消耗0.177 mw 1000 MHz的频率范围内。

结论

64位RISC处理器16指令集设计。每一个指令都在一个时钟周期内执行流水线3阶段。一直努力通过详尽的仿真验证。电力消耗也减少了使用时钟技术,处理器可以在便携式计算器用于数学计算以及游戏工具,信号处理器、自动售货机等。

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