关键字 |
| FPGA、Quasi-Double提高转换器,模拟、硬件描述语言(VHDL),模糊逻辑。 |
介绍 |
| 高升压转换器适合许多新兴应用程序通过燃料电池发电,光伏电池阵列和风力发电[1]以及其他行业如汽车、IT和通信。时需要将低电压源连接到一个相对较高的电压负载或电网基本提高拓扑[2]不提供足够的刺激因素。有很多提议拓扑如抽头电感增加,双级联,间隔提高和assymetric提高转换器[3],[4]。有不同的控制方法来调整直流对直流转换器的工作周期如PID控制器,滑模控制器[5]以及模糊控制等智能控制方法[6]。 |
| 由于非线性直流对直流转换器的行为,传统的控制器和PID难以调整。模糊逻辑找到它的应用程序在这种类型的控制系统,因为它不需要工厂/过程的精确模型。模糊操作员工作经验和语言实现控制律。 |
| 实现模糊、数字PI或PID控制器使用微处理器、微控制器和DSO更受欢迎,但计算速度限制使用这些数字实现。新一代的应用程序需要更灵活的和更高的性能不增加成本和资源。有两种方法来实现数字控制器:sequentional并concorent,顺序执行任务需要更长的时间处理时间来完成相同的任务(加州大学和DSP)。concorent基地或硬件FPGA等成为替代解决方案为基础的实现数字控制系统[9]- [10]。(硬件描述语言(VHDL) / Verilog HDL语言)是用于程序FPGA [12] - [13]。直流对直流转换器的MOSFET开关是由PWM控制信号由FPGA板[14]。 |
准双提高转换器 |
| 对于许多新兴应用程序,高刺激因子是必需的。基本的提高拓扑不提供高刺激因子。该拓扑提供更高的刺激因素和扩展控制范围。图1显示了该拓扑。它由两个电感L1和L2拥有相同的价值观,三个二极管D1-D3是相同的类型和两个开关S1和S2拥有相同的假设。它类似于并联两个单/经典的转换器。 |
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| 等效图的状态:我们首先考虑理想的组件。当晶体管Q1和Q2状态,提出topologytransfers直流源的能量(Vb)到电感L1和L2在图2可以看到,当前通过电感/ transistor1 i1, i2晶体管是电流通过电感/ 2,io是输出电流负载RL C是滤波电容器。 |
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| 在关闭状态等效图:在关闭状态,两个电感串联连接,如等效图图3所示。变换器可以工作在两个连续电流模式或不连续电流模式。IM的最大电流的感应器可以获得通过表达式 |
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| 根据功率守恒定律,撅嘴= vinI现在替代Vin和撅嘴的值 |
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| 这个转换器的促进因素= (1 + D) *促进因素简单的刺激因素。最大值的D = 0.9 M(双提升)= 1.9 * M(简单的提高)。它不是简单的刺激因素的两倍提高这就是为什么叫做准双提高转换器。 |
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模糊控制系统 |
| 3.1模糊逻辑控制器:传统上,π,PD和PID控制器是最受欢迎的控制器和广泛使用在大多数电力电子闭环电器但是最近有许多研究人员报道成功地采用模糊逻辑控制器(方法),成为智能控制器电器对他们成功的方法实现。 |
| 使用本文方法有两个输入:误差和误差的变化,和一个输出直流对直流转换器。 |
| 方法包含三个基本部分:模糊性、基本规则,和去模糊化。 |
| 模糊性:图5(一)——(c)说明了模糊集的输入误差和误差变化和输出工作周期包含3三角形会员功能。 |
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| 控制规则库:知识库的规则定义所需的输入和输出变量之间的关系的隶属度函数表1所示 |
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| 去模糊化:有两种广泛使用的方法在方法的实现:Mamdani Sugeno。摘要Mamdani方法被用来实现方法。重心法广泛用于Mamdani方法已在本文选择计算方法的输出。方法的流程图,图7所示 |
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模糊控制器在FPGA实现 |
| 模糊控制器在FPGA实现从线性控制器的实现完全不同的问题。控制器通常涉及到线性差分方程的实现,反馈和控制信号的线性组合。实现的方法是在同一FPGA板使用Xilinx_ISE 12.1软件。控制器的输入误差和误差的变化,控制器的输出与PWM模块在FPGA设计的。PWM调制信号的频率大约是3 KHz,这个值计算实验。14-bit计数器的时钟运行FPGA = 50 mhz完成周期速度50米/ 214≈3千赫。在这种情况下,一个8位调制信号中的每一层对应于214/256 = 26个时钟脉冲。这里我们使用任务10 x -统一学习工具包R3.0包括Spartan-6 FPGA XC6SLX25T FPGA和10位,20议员抽样模拟到数字转换器(ADC) AD9200从模拟设备。 |
| FPGA设计流程:无花果。7shows the sequence of steps followed when implementing PWM Generator design on FPGA. |
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| 这里讨论这些步骤为: |
| 4.1设计条目:这是在FPGA实现设计的第一步。在这一步的硬件描述语言(VHDL)(非常高速集成芯片的硬件描述语言)代码的ADC,模糊块和PWM发生器块是使用软件Xilinx ISE 12.1写的。结构建模用于编写代码。在编写代码后执行语法检查的代码编写的代码是否正确使用正确的语法。 |
| 4.2行为仿真:下一步是行为仿真。这一步验证是否输入的设计功能是正确的。这个模拟叫做RTL模拟。这个模拟硬件描述语言(VHDL)试验台是写给PWM发生器结构和仿真是在Xilinx ISE模拟器。验证功能正确后我们继续下一步。 |
| 4.3设计合成:PWM发生器的硬件描述语言(VHDL)代码然后合成使用Xilinx XST Xilinx ISE软件的一部分。过程选项卡中有一个选项的合成Xilinx ISE的合成,合成过程的执行的操作是用于优化设计体系结构选择。生成的网表保存到一个NGC文件。设计合成后,生成综合报告提供的信息有多少逻辑块使用的是什么设备利用率设计体系结构的合成。合成基本行为设计映射到门级设计。 |
| 4.4设计实现:设计合成后,设计实现了包括以下三个步骤 |
| (一)翻译 |
| (b)地图 |
| (c)地点和路线 |
| 之前翻译的设计、用户约束文件(佛罗里达)写入分配销配置FPGA的所有块I / O的。一旦这样做是合并在一起翻译这个UCF文件和合成Xilinx设计后生成的网表文件映射完成符合设计目标设备的可用资源即FPGA。这也是设计的重要步骤。设计实现的最后一步是将和路由设计的逻辑块的地方到FPGA和路线一起占据最小面积和满足时间要求。这个操作会产生非传染性疾病输出文件。 |
| 4.5 Xilinx器件(FPGA)编程:有一个选项生成编程文件的进程选项卡上Xilinx ISE,转换后生成的非传染性疾病文件路由文件。它产生的位流Xilinx设备(FPGA)配置。这个文件是用于创建xsvf FPGA文件程序。 |
| 4.6配置目标设备:有选项生成目标舞会/ ACE的进程选项卡上Xilinx ISE把一些文件来舞会或ACE文件。这个舞会或xsvf文件可以直接下载到FPGA的记忆细胞。我们必须确保FPGA连接到个人电脑,我们正在开发这个设计。在我们xsvf文件下载到FPGA FPGA准备作为模糊逻辑控制器。销是连接到司机的MOSFET。 |
硬件描述语言(VHDL)编码的模糊逻辑 |
| 5.1 Fuzzyfication:每个梯形隶属函数被定义为两个点和两个斜率值。整个隶属函数可以分为三个部分:0、1和2,如图1所示。Y轴显示的是隶属程度(μ)作为一个值在0和1之间。X轴显示宇宙的话语,分为三个部分。隶属程度取决于输入值的位置,参照这三个部分。 |
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| Fig.8显示梯形输入隶属函数模糊化过程中形成的。隶属程度的计算((μ)可以分为三个不同的部分: |
| (a)段0:μ= 0, |
| (b)段1:斜率向上从左到右,因此: |
| μ=(1)输入值点* slope1, |
| 在μ仅限于1的最大价值 |
| (C)在第二段:斜坡向下从左到右,因此: |
| μ= 1 -斜率(输入值分2)* 2, |
| μ是限制在一个最小值为0。作为一个例子,让我们使用的输入值10计算程度的隶属函数。使用一个8位分辨率的计算,μ= 1等于十进制的FF或255美元(“$”符号表示十六进制数表示)。点1和点2的值是04 - 09年美元,分别和两个斜坡可以计算如下: |
| 斜率为1美元= 1 / (6 - 4)= FF / 2 = 255 / 2 = 127 = $ 7 f (1) |
| 坡2 = 1 / (12 - 9)= $ FF / 3 = 255 / 3 = 85 = $ 55 (2) |
| 自10个(0美元)的输入值大于2和谎言在第2段中,因此, |
| FF -斜率(输入值点2)* 2 = $ FF - (0 a - 09年美元)* 55美元= $ AA (3) |
| 在硬件描述语言(VHDL),每个成员函数被定义为四个8位值,两个点和两个斜率值使用记录类型声明为: |
| 类型成员(术语,没有一个); |
| mfs类型记录 |
| 语言:会员; |
| point1: std_logic_vector(7报纸0); |
| slope1: std_logic_vector(7报纸0); |
| 卷帘窗:std_logic_vector(7报纸0); |
| slope2: std_logic_vector(7报纸0);结束记录; |
| membership_functions类型是数组(自然范围< >)mfs; |
| 常数linguistic_name: membership_functions: =((语言= >,point1 = > x“04”, |
| slope1 = > x 7 f,卷帘窗= > x“09”, slope2 = >“55”),语言= >没有,point1 = > x“FF”, |
| slope1 = > x“FF”,卷帘窗= > x“FF”, slope2 = > x“FF”); |
| 5.2规则评价:一个规则通常以if - then语句的形式为: |
| 如果x和y是B z是C”和”是一个模糊算子之间的最小操作两个祖先。InVHDL,下面的“最小”功能是用来获得两个变量之间的每个规则的结果评价: |
| 函数最小(a, b: std_logic_vector)返回std_logic_vector |
| 变量分钟:std_logic_vector(7报纸0):=(别人= > ' 0 '); |
| 如果一个< b然后分钟:=一个;其他分钟:= b;如果;返回最小;结束最低; |
| 还有一个隐含”或“操作之间连续规则当多个规则参与相同的输出。语言规则,如果A1和y1 B1 (x1)或者(x2是A2和B2 y2)那么z是C,可以通过实现最大价值的结果具有相同的块。在硬件描述语言(VHDL)代码中,最大的两个输入变量的函数,以确定所有规则的最终结果与相同的输出可以写成: |
| 函数的最大(a、b: std_logic_vector)返回std_logic_vector |
| 马克斯:变量std_logic_vector(7报纸0):=(别人= > ' 0 ');开始 |
| 如果b >那么马克斯:=一个;马克斯:其他= b;如果;返回最大;结束最大; |
| 通过结合“最小值”和“最大的功能,可以获得每个规则的真值为: |
| C < =最大(最小(A1, B1),最低(A2, B2)); |
| 5.3 Defuzzyfication:去模糊化过程中,每个模糊输出乘以相应的独立地位。本产品的总和除以模糊输出的总和来获取最终的输出结果。在硬件描述语言(VHDL),这是实现为: |
| i = 1到n开始做产品= (s (i)×f (i)) +产品;和= f[我]+和;循环的结束; |
| 输出=产品/笔; |
PWM信号产生 |
| 这个架构是一个高速n位自由奔跑计数器的输出与寄存器输出;这商店所需的输入工作周期(n位值);比较器的帮助下。比较器的输出设置等于1时,这两个值相等。这个比较器输出用于设置RS门闩,溢出信号从计数器用于重置RS门闩。RS门闩的输出提供了所需的PWM输出. .这种溢出信号也用来加载新Nbit责任周期寄存器。这些方法的优点是,它是用来产生高频PWM输出是不可能在正常的基于计数器的方法。图10显示了此体系结构的相应的框图。 |
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仿真软件模型,并提出了系统的框图 |
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结果与讨论 |
| 从MATLAB / SIMULINK仿真结果得到。 |
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结论 |
| 本文的分析和设计一个模糊控制的准双提高转换器为本科生开发更多的理论和实践知识和研究学者基于FPGA控制应用程序。这个转换器的基本软件优化的详细介绍。在MATLAB / SIMULINK仿真结果和XILINX 12.1给出了拟提高变换器的两倍。实验结果显示改进提高的因素。 |
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