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IEEE 802.15.3c收发器的FPGA实现

Jagannatha.V1,G.Jyothi2,Dr.M.Z.Kurian3
  1. PG学生(VLSI)、ECE称,斯里兰卡悉达多技术研究所、Tumkur,卡纳塔克邦,印度
  2. ECE学系助理教授,斯里兰卡悉达多技术研究所、Tumkur,卡纳塔克邦,印度
  3. 煤斗、ECE称,斯里兰卡,悉达多技术研究所、Tumkur,卡纳塔克邦,印度
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文摘

这个建议提出的实现发射机,接收机和维特比译码器兼容的IEEE 802.15.3c收发器,作为无线高清视频收发器的一部分被集成在一个FPGA。这些块SPARTAN-3 FPGA上实现。

关键字
OFDM、HDMI UEP。

介绍
趋势增加高清晰度(HD)视频内容动机无线技术的发展能够multi-gigabit每秒的吞吐量,显示端口和高清多媒体接口(HDMI)。今天消费电子用户想要无线通信提供的灵活性,所以视频传输也是推高吞吐量的无线技术的发展。
行业联盟(例:无线高清无线USB, MB-OFDM, WHDI)和标准化机构(例:802.15.3c ecma - 387、802.11 ac, 802.11广告)活动展示无线视频传输的巨大兴趣。10 GHz和60 GHz (nm-wave)乐队做开发工作的选择无线视频传输。
在当前无线技术视频需要压缩在发射机和接收机但压缩和解压缩解压时间增加了延迟和也降低了接收机导致的图像质量问题多媒体应用程序。视频是在两个设备之间采用相同的压缩技术,这些都是当前无线技术中存在的问题。新兴应用,如无线视频网络在家里,现在的高灵敏度延迟,新格式的未压缩的视频。
所需的净比特率传输未压缩的全高清视频(1920×1080像素,60赫兹刷新和24位颜色飞机)是关于3 Gbps。9 GHz的60 GHz无照乐队,带宽,是这些装满吞吐量的选择。ecma - 387标准,IEEE 802.15.3c和IEEE 802.11广告使用该频段实现高吞吐量WPANs(10米)。
IEEE 802.15.3c的AV模式选择FPGA实现。专为未压缩的视频传输,利润不对称的视频传输,以减少硬件接收机的复杂性。不等错误保护(UEP)保护不同位依照它们的重要性。例如,最高有效位(最高有效位)。部分未压缩的视频数据提供更强的错误保护比LSB(低有效位),因为最重要的一个颜色的像素更高比LSB对图像质量的影响。

基带处理
收发器由OFDM调制器在发射机和OFDM解调接收机端图1所示。我们将首先考虑发射机部分。给出了编码比特16-QAM块,它输出16真实和虚构的值,这些值的符号发生器,它生成64位符号为每个真实的和想象的价值。由于传输线使用是128点,所以每个传入信号应该是128位但符号发生器的输出是64位,所以我们必须添加32 0侧和被称为零填充。然后时域频域符号转化为利用传输线,然后循环前缀是为每个信号和噪声信道上传输。接收到的信号转换成频域FFT(快速傅里叶变换)的块。交错处理后,数据载体识别和QPSK符号或QAM解调de-mapper块。获得的位流是位址和分为8位流与维特比解码器解码(VD)。
图像
A.IFFT / FFT
OFDM调制器由传输线和解调器由FFT。FFT /传输线块必须处理在201.73 ns 512点。由于这种苛刻的要求,FFT /传输线实现是一个关键块的收发器的设计。512点FFT管道流产生的I / O Xilinx FFT IP核心需要1.18我们的过程。所以,它必须是并行。我们并行FFT计算,将512点输入分解为八个小序列。采用类似的方法在[4]来实现128点FFT。每个序列是由64点FFT处理块管线式流式I / O。然后结合fft算法的输出为三层radix-2蝴蝶获得最后的8个并行数据流。采用软件不能实现任何范围定点运算,输入11位(3 8位整数部分和小数部分)和21位输出,基于我们modelsim仿真(假设编码0.2 db的损失是可以接受的)。
图像
b·维特比译码器
OFDM解调器的输出是维特比译码器。卷积码的编码速率定义的1/3多项式发电机g0 = 133 o, g1 = 171 o和g2 = 165 o。所以,VD生成每三个软一点。维特比译码器发现路径的格子图的输出序列符号最佳匹配接收序列。其功能由四个功能单元:实现分支公制单位(BMU) add-compare选择单元(ACSU),幸存者内存单元(SMU)和决策单元(DU)。BMU计算之间的距离(公制)收到了嘈杂的象征和输出状态转换(分支)的象征。ACSU计算累积度量与序列相关的转换(路径)达成状态。SMU存储信息,允许从一个状态回溯到上一个回溯处理单元(DU)管理的决定。保证至少3.2 Gbps的数据率,每个VD必须工作在400 mhz。达到如此高的数据速率在一个FPGA中,我们采用了滑块的方法。 The sliding block technique permits to use independent VD to decode a single bit stream. To guarantee correct initial and final states, the method considers an initial synchronization block and a final trace-back block without decoding for each parallel VD.

结果
收发器的体系结构是用Verilog硬件描述语言实现的。这些描述当时处理标准Xilinx ISE 12.2设计工具套件,进行合成,放置,路由和比特流(FPGA物理编程信息)的一代。生成的位流被丢到XC3S400 Xilinx斯巴达三家庭的设备。
发射机综合报告给出了时钟频率25.014 mhz时钟周期是39.978 ns。每个时钟周期的比特数304发射机输出,所以吞吐量变成了7.6 gbps。
图3显示了FPGA设计实现的输出。收发器的图3显示了模拟波形,给出输入1串行输入和我们相同的值在发射机的输出,使高。
图像

结论
在本文中,我们目前的设计发射机、接收机和3.2 gbps维特比译码器适用于IEEE 802.15.3c收发器。结果表明,Xilinx FFT管线式/流式I / O架构,结合Radix-2操作和两个平行的滑块方法VD的八个解码频道许可证满足IEEE 802.15.3c接收器的要求。所有的设计都是斯巴达3 FPGA上实现。所有的架构将使用IEEE 802.15.3c接收机的发展现状。

引用