高速低功耗嵌入式DRAM数字应用程序的设计

一个。Lakshminarayanan和S.Ganesan
助理教授、ECE系Kongunadu工程与技术学院Thottiam Tamilnadu、印度

文摘

本文提出了嵌入式后发展出的完全同步电路。实现准确的DRAM定时控制,定时调整方便,功耗分析3 t DRAM单元和4 t DRAM单元设计进行了纳米技术。现在很多先进的处理器对内存芯片指令和数据使用后发展出。功耗的主要贡献在DRAM单元是断开的泄漏电流。因此,提高DRAM单元的功率效率对整个系统功耗至关重要。本文调查的有效性3 DRAM t细胞和4 t DRAM单元电路设计技术和功耗分析。3 t DRAM单元设计的语义设计技术分析功耗使用抑扬顿挫的工具。在本文中,我们采取了两种电路的动态随机存取记忆体(DRAM)。读和写操作单点存储3 t DRAM和4 t DRAM电路通过在坦纳EDA工具进行模拟显示。

关键字

DRAM、功耗、定时控制,泄漏电流

介绍

因为地址多路复用方案采用4位MOS DRAM,传统后发让异步设计了20多年了。小心定时控制是必要的一个小电压信号的tr / 1 c存储单元。来调整时机,内部DRAM生成控制信号的延迟信号行地址选通脉冲信号(/ RAS)或列选通脉冲信号(/ ca),与一系列的延迟元素。

DRAM操作不够同步系统时钟,因为生物钟边缘不能产生系统时钟。最近,介绍了几种高速达利克[1 - 3]。所有这些操作与系统时钟同步,但只有I / O电路和地址路径替换同步电路。基本上,他们大部分的内部控制电路仍然是异步的。这也是真正的在前面的CPU嵌入式DRAM。延迟的异步控制元素的缺点是:

(1)访问时间相当受电源电压和温度的影响。

(2)实际波形通常是不同的仿真结果因大量依赖过程的参数。

(3)大面积占用额外的延迟元素来调整时间。

答:第一步:行地址

行地址存在内部地址垫和验证的RAS(行地址访问)时钟。酒吧的名字的意思是这个信号是积极信号在低水平。X地址选择一行通过行解码,而未被选中的所有其他行保持在0 v。每个单元格的选定行与放大器。读出放大器是一个电路,能够识别如果电荷被加载到存储单元的电容器,和这个电荷或缺乏电荷转换成1或0。有尽可能多的感放大器有细胞行[3]。每读出放大器连接到一个列(地址)。在这第一步整个行读取的所有细胞的读出放大器。这一步是长和关键因为行时间常数高是因为它是由记忆细胞的大门。同时,读出放大器必须读很弱(约30 femtoFarads或30 ff)。

b .第二步:列地址

第一步后,列地址出现在地址垫和内部验证的列地址访问(CAS)的时钟。每个选定的存储单元都有它的数据在某种意义上放大器进行验证。列访问速度快。这一步由传输数据的读出放大器Dout通过柱销解码和输出缓冲[4]。内存数据表,RAS称为tRAC的访问时间和访问时间从CAS列为tCAC。在一个典型的标准DRAM 60 ns的访问时间,tRAC = 60 ns和tCAC = 15 ns。

c .刷新周期

维护数据的完整性,需要刷新每个DRAM内存单元。每一行的细胞是每个周期刷新。例如,如果产品规格声明“刷新周期= 512周期每8女士”,然后有512行,每一行必须每8毫秒刷新。正如上面介绍的那样,在一行访问步骤中,所有的细胞从同一行读取的读出放大器。读出放大器有两个角色。因为它拥有细胞内的信息,它能够传输数据到输出缓冲区如果它被选中的列地址。读出放大器也能够重新发送(写)到存储单元的信息。在这种情况下,它“刷新”的记忆细胞。当选择一行,这一行的所有细胞由放大器和阅读所有这些细胞都刷新一次。

文献综述不同DRAM的细胞

技术要求后发展出与扩展[5]变得更加困难。作为一个例子光刻定义更小的尺寸变得越来越难。过程与193 nm氩氟(ArF)浸大数值孔径光刻技术和双模式键40 nm或小半场后发展出。近年来,DRAM单元结构已经迁移到堆栈电容器单元。海沟DRAM细胞就无法生存的未来扩展由于其困难得到足够的过程和存储单元的性能。但是,即使堆栈电容器细胞有许多技术挑战40 nm或DRAM较小的尺寸。

然而,存在几个重要流程问题从生产的角度来看,如电容形成的流程步骤或高纵横比接触蚀刻要求照片能站起来抵抗长时间腐蚀。雷竞技网页版克服这些挑战,相关技术照片抵抗硬掩模层的模式转移获得的重要性。此外,需要持续改善光刻和蚀刻[7]。另一方面,CMOS外围设备的扩展,需要低温流程流程步骤后这些设备的形成。这是一个挑战对于DRAM单元过程,通常做的CMOS器件形成后,因此是有限的低温处理。

此外,平面访问设备(单元场效应晶体管(FET))的一个transistor-one电容器(1 t / c)细胞变得很难设计由于需要维持一个低水平的阈下的泄漏和结漏电流达到保留时间要求。达到,隐藏式通道细胞采用场效应晶体管和半场调整情况下的优化工作已经完成。但低于40 nm半个球场,FinFET或者需要3 d型场效应晶体管驱动电流高、低压操作。另一个挑战是一个高度可靠的门绝缘子。高度增加栅电压要求获得更高的漏极电流与相对较高的细胞场效应晶体管的阈值电压采用抑制亚阈值漏电流[8]。

提出同步DRAM架构基础

提出了一种嵌入式DRAM的完全同步控制电路。完全同步电路的优点如下:

(1)控制时间是准确的,因为它是通过计算生成的外部时钟的数量。

(2)典型ASIC标准的细胞可以用于DRAM控制逻辑。

(3)电路适用于采用逻辑综合和地点&路由器的工具。

除了这些优点,以下功能可以很容易地实现CPU嵌入式DRAM。

•实现软件DRAM的开关控制时间没有困难。

•提供握手信号片上内存控制器简化了CPU嵌入式DRAM控制器电路。

DRAM控制信号和时机

典型的地址和数据路径的DRAM是图1所示;DRAM读操作是破坏性的,小心行操作的定时控制是必要的如下所述:

(1)行地址解码后不能开始,直到地址锁定,以防止临时的和意想不到的字线选择。

(2)字线不应该被激活,直到均衡信号的位线完全释放。

(3)存储单元后的位线应该感觉到数据足够转移到它。

列控制,小心控制是必要的点下面列出:

(1)CDE信号不应该被激活之前,列地址锁定防止无效数据被转移到I / O线。

(2)PAE信号后应断言位线数据充分转移到I / O线。

完全同步电路的框图

完全同步DRAM控制电路的框图见图2。行和列的电路由计数器、和控制信号发生器。每个柜台操作与积极的边缘的时钟同步时钟P1和P2, non-overlapped互补时钟。行计数器控制与Row-Activation-Request (ACT)信号和Row-Precharge-Request (PCG)信号。列计数器由Read-Operation-Request控制(RREQ)信号和Write-Operation-Request (WREQ)信号。每个请求信号产生的内存控制器,同步时钟P2,采样时钟P1的边缘。DRAM控制信号发生器使用行和列输出创建它的输出。

图3显示了DRAM的核心电路,包括细胞、读出放大器和数据路径。折叠位线架构中的一个字线连接一个内存单元提单或提单*每一列的数组。另一位在感应线作为参考。字行西城Vpp,驱动电压高于Vdd供应,允许写入完整的Vdd水平对细胞电容器通过n沟道访问晶体管。这里,读出放大器是在顶部和底部之间共享阵列,所选择的一个隔离信号ISO也推动Vpp水平。传感之前,一些线条和放大器是预先充电EQ Vdd均衡/ 2的信号。在积极行周期的开始,适当的EQ信号de-asserted和一个字线提高了Vpp共享在细胞与位线电容电容器。细胞的位线电容率通常是5:1,所以手机信号明显减弱。感觉放大器然后被同时激活增加时钟公关意识和PS *从Vdd / 2预先充电状态分别Vdd和Vss权力交叉耦合锁。根据数据的极性,一位线将摇摆Vdd和Vss。这个恢复完整的数据存储单元。 In Figure 1 a differential bidirectional databus DB/DB* is shared by two columns of sense amplifiers.

典型商品DRAM数据总线与单词读出放大器的线路并行运行的区域,如图3所示。激活多个数组和一个小的比特数由每个数组提供。这提供了足够的数据提要的I / O带宽有限,一个独立的存储芯片。

仿真结果和讨论

所有电路模拟使用BSIM 3 v3 90 nm和45纳米技术在坦纳EDA工具电源电压范围。

与完全同步的波形产生电路从图4图5所示。每个控制信号的启用时间取决于计数器值。因为只有几个逻辑门之间的拖鞋计数器和DRAM的输出控制信号,控制时间显示了一个更小的电压依赖性,温度和工艺参数变化相比传统异步电路。描述的电压摆幅和定时控制在图8中,9,波形显示了定时控制依赖于晶体管的数量。

结论

DRAM存储的数据在一个单独的集成电路中的电容器。电容器可以充电或放电这两个国家代表着两个值,通常称为0和1。自电容电荷泄漏,最终消失,除非电容电荷的信息定期更新。因为这个更新的要求,这是一个动态内存而不是SRAM和其他静态内存。DRAM的优点是结构简单性:只有一个晶体管和电容器每一点是必需的,而SRAM四个或六个晶体管。这允许DRAM达到非常高的密度。

DRAM是挥发性记忆(非易失性内存),因为它失去了它的数据快速力量时删除。这允许DRAM达到非常高的密度,功耗更小,也更便宜比SRAM(除了当系统大小小于8 K) .contents DRAM需要定期刷新。通过使用电容器发生权力和延迟。通过与多路复用器读出放大器功耗和延迟减少相比,现有的一个。提出设计4 x4 DRAM消耗11.27兆瓦的电力和8×8 DRAM消耗37.82兆瓦的电力。计算延迟是0.39 ns 4 x4 DRAM和1.34 ns 8×8 DRAM。因此通过改变仿真参数我们达到我们的目标。

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