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国际电气、电子与仪器工程高级研究杂志

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高速多输出128位进位-前置加法器使用Domino逻辑

A.Bharathi1, K.Manikandan2, K.Rajasri3.和P.Santhini4
  1. 研究生[应用电子]，工程学院，电子工程系，印度泰米尔纳德邦
  2. 印度泰米尔纳德邦维鲁普拉姆IFET工程学院ECE系助理教授
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摘要

加法是任何VLSI处理器或数字信号处理的基本操作。本文以进位前置加法器为研究对象，对高速、低面积或低功耗加法器的设计进行了研究。本文采用domino逻辑实现了基于HSPICE工具的128位超前进位加法器。在加法器电路中，传播延迟是主要的缺点。为了克服这一缺点，可以对多米诺电路进行分析，并将其与65nm技术进行比较。所提出的工作是基于256位曼彻斯特进位链(MCC)加法器，与不同的CMOS技术进行比较。

关键字
此外，超前进位加法器(CLA)，高性能，传播延迟，CMOS技术，HSPICE工具

介绍
在电子学中，加法器是一种执行数字加法的数字电路。在许多计算机和其他类型的处理器中，加法器不仅用于算术逻辑单元，而且用于处理器的其他部分，用于计算地址、表索引和类似的操作。采用动态多米诺技术设计的数字逻辑门和电路比采用标准静态逻辑风格设计的逻辑门和电路要快得多。功耗、面积、延迟和速度是VLSI设计人员关注的四个主要性能参数。进位前置加法器是数字逻辑中使用的一种加法器。它通过减少确定进位所需的时间来提高速度。它可以与更简单，但通常较慢的纹波进位加法器形成对比，在纹波进位加法器中，进位位与和位一起计算，每个位必须等到前一个进位计算完成后才开始计算自己的结果和进位位。
本文采用标准的CMOS技术对进位前置加法器进行了设计和分析。曼彻斯特进位链加法器(MCC)是目前最流行的动态(多米诺骨牌)加法器，提出并在VLSI中实现。MCC使多输出多米诺骨牌门的发展成为可能，与单输出相比，它在面积和速度上都有了很大的提高。MCC的效率在于试图将其结构转化为静态逻辑。在一份报告中，提出了一种多输出逻辑的动态CMOS 4位CLA加法器，它减少了传统模式中考虑的晶体管数量。然而，仿真结果并没有显示出任何速度的提高，而是减少了延迟。

相关工作
该模型的基本操作具有进位预加器的概念，其输入为4位，输出为sum，并传播进位。
图像
CLA算法最初是在几种变体中引入的。曼彻斯特携子链(MCC)是最常见的动态(多米诺骨牌)CLA加法架构，具有规则，快速和简单的结构，适合在VLSI[5]中实现。MCC中携子的递归特性使多输出多米诺骨牌门的开发成为可能，与使用90nm技术的单输出门相比，它显示出面积速度的提高。
本文提出了一种基于多输出多米诺CMOS逻辑的8位进位链加法器。这个加法器的偶数和奇数进位由两个独立的4位进位链[7]并行计算。与基于标准4位MCC加法器模块[8]的相应加法器相比，基于所提出的8位加法器模块的更宽加法器的实现显示出显着的操作速度提高。

动态(多米诺)电路中的新型高速加法器
在domino逻辑中实现的生成信号如图2所示。它由两个输入即ai和bi组成，并有一个输出gi。两个输入端串联连接，进行与运算。电路的工作由时钟信号控制。
图像
在domino逻辑中实现的传播信号如图3所示。它由两个输入ai和bi组成，由一个输出信号pi组成。这里的传播信号是在OR运算中实现的。传播电路由时钟信号控制。若clk为“0”，则电路进入预充电状态，输出保持0。如果clk值为1，则输出值取决于输入值。由于该传播信号是基于OR操作的，如果任何一个输入为1，则输出pi将保持值1，否则pi将具有值0。

仿真结果及讨论
在本节中，采用domino逻辑在65nm技术中实现进位预判加法器的仿真结果。下图为功率、电压、温度等参数下的仿真报告。
图像
图像

结论
本文详细分析了采用动态(多米诺)电路技术设计的128位加法器电路的性能，并与静态加法器电路进行了比较。采用L=65nm技术，在电源电压VDD=1.0V条件下，对128位加法器电路进行了仿真。实验结果表明，与传统的多米诺技术设计的加法器电路相比，这些加法器电路具有优越的性能。此外，采用256位曼彻斯特进位链加法器提高了多米诺电路的高速和降低了延迟。

参考文献
  1. A. Weinberger和J. L. Smith，“高速加法的逻辑”，Nat, Bureau Stand。《流通》，1958年第591卷，第3-12页。
  2. S. Vassiliadis，“硬连线二进制加法器的递归方程”，译。J.Electron。,vol. 67, no. 2, pp. 201–213, Aug. 1989.
  3. P. K. Chan和M. D. F. Schlag，“可变进位跳频的CMOS曼彻斯特加法器的分析与设计”，IEEE Trans。第一版。,vol. 39, no. 8, pp. 983–992, Aug. 1990.
  4. 王志哲，朱立文，王伟。Miller, J. wang和S. Bizzan，“使用增强型多输出多米诺逻辑的快速加法器”，IEEE J.固态电路，卷。32岁的没有。2，第206-214页，1997年2月。
  5. G. A. Ruiz，“新型静态多输出进位前置CMOS加器”，第1卷。本月,选出。Eng。-电路，设备系统，第144卷，第144期。6，第350-354页，1997年12月。
  6. C. Efstathiou, H. T. Vergos和D. Nikolos，“CMOS标准电池技术中的凌加器”，第9卷，第2页。485 - 489年9月。2002.
  7. S. Perri, P. Corsonello, F. Pezzimenti，和V. Kantabutra，“快速节能的曼彻斯特载波旁路加法器”，程序研究所选择。Eng。-电路设备系统，第151卷，第151期。6，页497-502,2004年12月。
  8. M. Osorio, C. Sampaio, A. Reis, R. Ribas，“基于CMOS差分逻辑的32位进位前置加法器”，第17卷。中国。电路系统。《设计》，第181-185页，2004。
  9. G. a . Ruiz和M. Granda，“基于紧凑进位前馈单元的面积高效静态CMOS进位选择加器”，《微电子》。J。,卷。35岁,没有。12，页939-944,2004年12月。
  10. 陈志强，“高速并行前缀VLSI凌加器”，电子工程学报。第一版。,vol. 54, no. 2, pp. 225–231,Feb. 2005.
  11. A. A. Amin，“区域高效高速运输链”，《电子》。列托人,卷。43岁的没有。23, 1258-1260页，2007年11月。
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