估计的实现权力和超大规模集成电路

Prajakta Ashok Khedkar Ashish Raghuwanshi*

M。科技、电子商务系IES技术学院,印度博帕尔
助理教授,EC称,IES技术学院,印度博帕尔

文摘

在这项工作中,我们显示VHDL-based技术估计精确的平均功耗考虑泄漏的state-craving电力和管道动态功率的依赖。我们构建的硬件描述语言(VHDL)模型细胞标记出的前景的静态水平信号的跟踪模拟。然后,利用这些事实来计算作为一个整体的功耗设计。一个量的标准电路的功耗估计通过计划的方法。深刻的亚微米技术创建一个新组设计挫折。导致电力质量和整体功耗的范围,什么包装,冷却和其他通信可以支持。漏电电流大幅上升,位置,在某些65 nm设计,泄漏电流几乎是一样巨大的动态电流。

关键字

功耗,ISCAS电路、功率泄漏,仿真结果

介绍

用电已经变成了焦点,概述了框架时必须考虑利用可重构工具,特别是对于battery-worked应用程序。最小化措施是减少用电的方法之一。重写注册相同的质量尽可能经常发生在真正的先进的框架。这不必要的举动扩大力利用率。为了避开这一点,另一个HDL编码风格减少用电提出了可重构产品。我们意识到相应元素用电是直交换运动和电容和二次连接到电源电压。因此,其中一个方法来减少元素用电减少交换运动。在真正的框架,许多动作是多余的。例如,修改注册相同的尊重其独特的一个不是必需的。这个不必要的移动扩展交换行动,因此吞噬力量做徒劳的操作。 Also, as reported in [17], even low power flip-lemon expends force amid rationale move from zero-to-zero and from balanced. Fittings Description Language (HDL) coding style can influence execution, territory and force utilization. We watch that practically all current coding styles concentrate on enhancing execution and decreasing zone

二世。相关工作

在这个项目中工作,我们工作在低功耗和面积超大规模集成电路通过使用Xilinx 14.1和Isim模拟器工具分析FIR-4利用硬件描述语言(vhdl)语言编码来总结ISCAS基准电路。

三世。在ISCAS电路

在我们的编码风格,我们专注于减少力的利用率。另一种看法是,所有当前风格仍然利用我们称之为“惯常的编码风格”。在普通的编码风格,每一个flip-failure被编码为一个方法。这个过程将会产生D触发器(DFF) D信息来自收益率相关的下一个状态的能力。时钟数据以来DFF专门与时钟国旗,DFF经常时间实际上是多余的。例子,当D信息相同的理由尊重问收益率(D =问),DFF没有时间。这种不必要的理由浪费电力。远离这些不必要的动作,另一个HDL编码风格为可重构工具提出了减少用电。北卡罗莱纳的微电子中心(更)基准电路[1]利用评估拟议的编码风格与常规编码风格形成对比。我们的建议可以利用任何高密度脂蛋白。 In this paper, we delineate it utilizing VHDL. The impact of the proposed VHDL coding style on force utilization, range, and execution is assessed in correlation with traditional one.

四、功耗

提高的速度、机动性和小电流的电子商品,这些商品的用电已成为一个关键设计因素。移动工具,特别是用电决定电池终身,生成的加热和所需的热扩散决定。因此,设计师和买家的电子工具,以及环境问题,需求下降数字电路的功率放纵。在利用手持无线互联网工具和国内设备,有一个合成增加要求采用低电力的方法。的一个至关重要的需求了解整个设计过程是多少功率的电路应该分散牢记它的应用程序。数字CMOS电路的功耗可以解释

Pavg = P动态短路+ P + P + P静态泄漏

Pavg平均功率放纵,P动态的动态功率放纵由于开关晶体管,P短路时短路电流功率放纵有直电流路径功率降低,P由于泄漏电流泄漏是放纵,P静态,静态功耗放纵[2]。图1解释了不同工具的功耗

诉仿真结果

在这个项目中,我们使用Xilinx 14.1软件对RTL和编码工作是在VHDL语言完成的。通过ISIM模拟器仿真结果出来。ISIM基本上在Xilinx集成的仿真工具软件。首先我们关注DFF (d触发器)之后,我们关注FIR-4抽头滤波器编码,由于这两个编码,它给预期的结果为低功耗和面积减少。仿真结果如下图所示。

VI。动态功率

整个权力的SoC意愿包含动态能力和静态功耗。动态功率是疯狂的,当设备能量极高,是当信号是不同的值。静态功耗是疯狂的电动工具时但没有信号是不同的价值。在CMOS工具、静态功耗利用率是由于泄漏。最初的和关键的动态用电切换来源就是产生电容的充放电功率基本多在门上。随后的数据说明开关电源。

七世。结论

VHDL-based方法推理组合门电路级电路漏电功耗动态和计划。将仿真和电力推理集成到一个环境有利于增强使用硬件描述语言(VHDL)的力量严重deep-submicron VLSI结构设计。它可以完成从这些权力推断不同操作情况的抽象在角落快速精确值如何评估典型的角落。可以观察到的不同维度的图表为每个电路。PA电路是城市化的所以他们有最好的力量和区域。对于较大的电路这个值比逃避电路已确认。权力的结果获得利用功率编译器通过RTL开关动作,功率编译器通过门电路级开关利用权力著名图书馆由台积电65海里专业图书馆,个人权力和区域三个关键约束的数字电路有功能像故意导弹功能和其他国防项目将涉及电路连接到被保存在一个较小的区域,权力和执行很快消散。