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国际创新研究期刊》的研究在科学、工程和技术

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使用分布式算术算法的实现低的乘数

J。Bamela Mary1, K.Ramamoorthy2
  1. PG学者(主机,VLSI Design), PSNA college of engineering and technology, Dindigul, Tamilnadu, India
  2. 副教授,ECE称,PSNA工程与技术学院Dindigul Tamilnadu、印度
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文摘

高效的硬件实现许多设计师设计几乘法器结构基于不同的技术。但这些设计是实现只有30%的功率降低和28%的面积缩小。在本文中,我们提出一种低复杂度和低延迟乘数为了减少电力和区域的要求。拟议的工作是完全基于分布式算术算法(DAA)提供了更好的性能比现有的设计。该设计将被编码在Xilinx ISE9.2i verilogHDL和合成。从合成结果我们将修改后的结构,要求少,比现有的权力。最后提出设计将FPGA上实现spartan3E硬件。

索引词
一个多项式,有限域,收缩期设计。

介绍
有限域乘法器/ GF (2 ^ m)广泛应用于椭圆曲线密码(ECC)和错误控制编码系统。多项式基乘数普遍使用,因为它们是相对简单的设计,并提供可扩展性更高领域的订单。高效的硬件设计polynomial-based乘法因此重要的实时应用程序。一个多项式(AOP)多项式的一个类被认为是适合用作高效不可约多项式有限域乘法的实现。乘数的AOPbased二进制字段简单普通,因此,大量的作品一直在探索其有效的实现。不可约aop并不丰富。他们通常不喜欢在密码出于安全原因,和一个必须做出谨慎的选择字段加密应用程序要使用不可约aop。AOP-based乘数可用于近AOP (NAOP)可用于高效实现ECC系统。AOP-based字段还可以用于有效地实现里德-所罗门编码器。此外,AOP-based架构可以用作内核电路求幂,反转,部门架构。 Systolic design is a preferred type of specialized hardware solution due to its high-level of pipeline ability, local connectivity and many other advantageous features. In a bit-parallel AOP-based systolic multiplier has been suggested by Lee et al. In a recent paper a low-complexity bit-parallel systolic Montgomery multiplier has been suggested. Very recently an efficient digit-serial systolic Montgomery multiplier for AOP-based binary extension field is presented. The systolic structures for field multiplication have two major issues.
首先,收缩压的寄存器结构通常使用大面积和权力。第二,收缩结构通常有一个延迟近n周期,这对实时应用程序经常是不受欢迎的。因此,在本文中,我们提出了一种新颖的寄存器,共享技术来降低收缩压的注册要求的结构。该算法不仅可以促进共享寄存器的邻近PEs减少寄存器的复杂性,而且也帮助减少延迟。割集以允许引入特定数量的延迟在所有割集的边缘在一个方向上的信号流图(SFG)通过删除相同数量的延迟在所有的边缘反方向相同的割集。当所有边缘都在一个方向,一个人可以引入任何所需的所有的边缘上的延误数量SFG的割集。因此,这对于流水线技术是高度有用的数字电路减少关键路径。在本文中,我们提出了一种新颖的割集方法以减少时钟周期。拟议的结构是发现涉及大大减少area-time-power复杂性与现有的设计。

相关工作
事实上,实时信号也可能以这种方式处理如果相关blockprocessing延迟是可以接受的。反向过滤的另一个潜在的重要应用是实现Mallat双通道迭代滤波器基于power-complementary巴特沃斯滤波器(小波)。零相位的情况下通常是用来实现频率选择infinite-impulse响应(IIR)过滤器对应的squaredmagnitude古典巴特沃斯、切比雪夫,椭圆的设计。然而,其他有趣和潜在的重要应用程序存在非因果不零相位IIR滤波器。例子包括均衡器为非最小相位系统,非因果语音模型,half-sample插入器,和90度的相移,如希尔伯特变压器和优势。另一方面,许多快速算法在数字滤波的背景下取得了基于特定的矩阵结构。很多方法阻止数字滤波器(快速公车提供)设计存在。一些方法迫使快速公车提供定常这样可以使用传统的滤波器合成技术。最著名和最广泛使用的方法是Overlap-save。在一些其他方法,没有这样的约束在快速公车提供,以便快速公车提供可以实施时间变体。

提出了系统架构
让,B和C扩展多项式和这些被表示为:
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图(3.1)一般信号流图
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体系结构为1 * N卷积和比特输入:
大多数二维卷积实现依靠乘以单位嵌入现代fpga进行并行乘法和实现伟大的成就。然而,随着内核大小的增加,所需的嵌入式乘数数量以指数级增长。这个事实可以限制内核大小或强迫使用更大的FPGA器件,,又可以产生很高的成本每个操作比例。另一方面,很多工作已经完成乘数减少过滤器的设计,主要是在一维域,一些作者已经实现二维卷积代替乘法与转移和添加操作或将计算转换为对数域。
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结论
有效的收缩设计乘法/ GF (2 ^ m)基于不可约AOP是我现有的系统中获得。利用割集以技术关键路径减少到一个XOR门延迟和通过共享输入操作数寄存器的PEs,低延迟bitparallel收缩期乘数派生。自我检查我在modelsim仿真。评估性能参数我使用Xilinx ISE 9.2。在我现有系统的总能耗为81 mw,延迟11.771 ns和所需数量的盖茨是650左右。此外现有设计将成为减少延迟,重建电力需求和门数通过使用分布式算术算法。

引用
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