关键字 |
| 边沿触发D触发器,重叠期、CMOS C2MOS,生产。 |
介绍 |
| CMOS技术的不同逻辑风格提高逻辑电路的性能,最受益的新技术。相声和时钟路由在动态电路的主要问题。数字电路的设计是为了提高可靠性设计指标,功耗,性能和区域。这些方法可以分为静态和动态逻辑风格。动态电路是优越的速度和面积比静态电路。 |
| 传统的CMOS逻辑(静态或动态),通过晶体管逻辑(PTL)[1]风格两个主要架构在逻辑电路实现。PTL家族一直在探索的形式传输门(TGs),互补PTL (CPL),双PTL (DPL)和门扩散输入(GDI)[2]逻辑风格。等一些逻辑功能的多路复用器,TG逻辑更有效率比静态CMOS架构。然而,TG电路变得非常缓慢的在一个大组级联功能由于RC延迟和身体的影响。门扩散输入(GDI)技术,它是一种通过晶体管逻辑(PTL)电路,使用two-transistor细胞来实现逻辑函数和降低复杂性。内部节点的电压摆幅通常是低降低动态功耗。但是,它不适合低电压电路和静态功耗。所有这些结构敏感时钟重叠。为了摆脱时钟重叠的问题单时钟DFFs完成。还能有负面的DFFs设置时间。 A new structure for an overlap based DFF is proposed. This structure operates, to some extent, similar to the HLFF in, however, it achieves higher performance parameters compared to other DFFs. The acceptable overlap period in the proposed structure is much larger than other HLFFs [4]. This makes the design of such a DFF simpler. Also it is not necessary to accurately adjust the overlap time for each DFF in the circuit. |
传统C2MOS动态逻辑 |
| 在动态C2MOS逻辑,并不总是有一种机制驱动输出高或低。在最常见的版本的这个概念,在不同的部分输出驱动的高或低的时钟周期。 |
| 动态C2MOS逻辑需要一个最小时钟频率足够快的输出状态使用的每个动态门之前泄露的电容认为状态,在输出的时钟周期的一部分没有被积极地推动。 |
| C2MOS逻辑,当适当的设计,可以在两倍静态逻辑。它只使用N晶体管越快,提高晶体管上浆优化。静态逻辑是电容加载慢,因为它两次,更高的阈值,并使用缓慢P晶体管逻辑。动态逻辑可以更加困难,但是这可能是唯一的选择当增加处理速度是必要的。 |
提出了基于重叠的逻辑单元 |
| 答:提出重叠逻辑单元: |
| 生产(下拉网络)网络取代单一nmos充当简单的DFF和操作说明如下 |
| b .重叠的基本操作逻辑单元: |
| 提出的操作逻辑细胞可分为两种模式如下。 |
| 1。评价模式 |
| 2。控股模式 |
| 我评价模式。 |
| 它只发生在1 - 1时钟信号的重叠。在这个阶段,晶体管M2、M3和M5都在。第二阶段表现得像一个简单的逆变器和数据可以通过细胞和输出没有延迟输出发生。这一阶段开始,V1 0,是这种模式的开始。 |
| 在这种模式下,内部节点V1断开输入生产,电容C1以前保存的输出状态,通过逆变器,可以有以下值: |
| )0 - 1序列(时钟和时钟的V1):在此期间,有一个值的逆输入生产和储存期间评价模式。此外,V1倒并传递到输出。 |
| b) 0 x序列(时钟和时钟”):这种情况下V1是断开输入生产和输出节点和预先Vdd。 |
| 可接受的重叠范围可以增加了组合逻辑单元之间的延迟。通过这种方式,我们没有添加任何两个细胞之间的组合电路。这个顺序逻辑验证使用节奏工具和作为逆变器10 ns的上升时间和下降时间延迟 |
仿真结果 |
| 仿真结果从180年的节奏纳米CMOS工艺在室温下VDD是1.8 v。人字拖都是模拟输出负载电容CL。 |
| 总没有的晶体管:晶体管的总数来衡量贡献更多的集成电路设计的面积和功耗。 |
| 力量:重叠的总功耗的触发器μw(微瓦特)。最大的功率表示的最大功耗触发器。最小功率描述最低功率要求触发触发器 |
| 答:基于重叠DFF |
| 重叠d触发器原理是使用原理图编辑器创建的节奏和提取逻辑仿真,结果获得了比较。表我总结了这些D-FF设计的一些重要的性能指标。这些包括晶体管计数和平均功率。 |
| b .重叠逻辑单元D-FF力量的结果 |
| 图4.2说明了基于重叠DFF的瞬态动力分析波形。在积极的边缘的时钟,时钟= 1和CLK ' = 1,电路是DFF .D = 1 = 1和图4.2 (a) 1.746μw获得力量。 |
| c . C2MOS权力结果: |
| 图4.3说明了C2MOS的瞬态动力分析波形。当CLK = 1和CLK = 1,电路。D = 1 = 1,在图4.3 (a) 2.660μw获得力量。 |
| d .输出分析 |
| 停止时间的瞬态动力分析完成5μs Clk及其补充Clkb 10纳秒的延迟时间进行了操作发生在1 - 1重叠。 |
结论 |
| 电力减少重叠DFF是由于使用重叠的时钟信号。时钟重叠的概念是通过使用这个提议基于重叠的逻辑单元。的晶体管数量减少和权力分析,低功率的被这个提议的逻辑。瞬态动力分析是获得使用抑扬顿挫的工具。权力被减少35%使用基于重叠D-FF哪个更节能。 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
- .OmidSarbishei和穆罕默德Maymandi-Nejad会员,IEEE。”小说Overlap-Based逻辑单元:一个高效mplementation嵌入式逻辑的人字拖”IEEE交易在超大规模集成(vlsi)系统。18卷,没有。2、2010年2月。
- .Morgenstein、答:鱼和中情局瓦格纳一个¢Gate-diffusion输入(GDI)——权力有效方法为数字组合电路,一个¢IEEE反式。中国非常大。(VLSI)系统。,vol. 10, no. 5, pp.566 - 581年,2002年10月。
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