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国际电气、电子和仪器工程高级研究杂志

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Ip-sram架构采用深亚微米cmos技术，低功耗设计

D.哈里哈拉·桑托什1拉古杜·拉梅什·奈杜2
  1. 印度安得拉邦MVGR工程学院欧洲经委会系助理教授
  2. 印度安得拉邦工程学院欧洲经委会系研究生[VLSI]
有关文章载于Pubmed，谷歌学者

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摘要

随着对高密度超大规模集成电路的需求不断增长，氧化层厚度上的漏电流成为深亚微米CMOS技术面临的主要挑战。在深亚微米技术中，漏功率在芯片总功耗中所占的比例越来越大，成为低功耗设计的关键。在新兴的电池供电应用和深亚微米收缩技术的推动下，随着阈值电压的降低，漏损功耗在总功耗中发挥着重要作用。由于功率、面积和性能之间的权衡，已经做了各种努力。该工作的目的也是为了降低超大规模集成电路的功耗，使其性能达到可接受的水平。在这里，我们提出了一种新的SRAM架构，称为IP-SRAM，它具有独立的写子单元和读子单元。在本文中，我们使用新提出的技术设计了全8位SRAM架构，并将其与传统SRAM架构进行了比较，我们发现总功耗降低了。在这里，整体架构采用180nm技术设计。这些结果与深亚微米技术进行了比较。



关键字
SRAM，深亚微米技术，亚阈值漏电

介绍
sram强烈影响整体功率、性能、稳定性和面积要求。为了管理有约束的权衡，它们必须专门为目标应用程序设计，因为静态随机存取存储器(SRAM)是现代数字片上系统(soc)[1]中的关键组件。半导体技术的快速发展导致使用深亚微米(DSM)工艺的晶体管的特征尺寸缩小。当MOS晶体管进入深亚微米尺寸时，就会出现功耗方面的不良后果。直到最近，动态或开关功率组件一直主导着集成电路消耗的总功率。由于数字电路有功功率与电源电压的平方定律依赖关系，电压缩放可能是降低动态功率的最有效方法。
因此，这就要求降低阈值电压以保持性能。低阈值电压导致亚阈值泄漏电流呈指数级增长。另一方面，随着技术的缩小，较短的通道长度导致通过关态晶体管的亚阈值泄漏电流增加。因此，在DSM过程中，静态或泄漏功率成为总功耗的相当大的比例。由于这些原因，静态功耗，即漏电功耗，已成为当前和未来硅技术总功耗的重要部分。
本文介绍了几种降低漏功率的超大规模集成电路技术。每种技术都提供了一种有效的降低漏电功率的方法。本文设计了SRAM单元[2]。采用180nm技术的低功耗技术，并与传统的SRAM电池进行比较

传统的6-t sram单元
静态随机存取存储器(SRAM)是当今最基本和最重要的存储技术之一。由于它们快速、健壮、易于在标准逻辑过程中制造，它们几乎普遍被用于与微控制器和微处理器相同的模具上。由于它们具有较高的速度，基于SRAM的高速缓存存储器和片上系统被广泛使用。由于器件的缩放，纳米SRAM设计面临着一些设计挑战。低功耗SRAM设计至关重要，因为它在高性能处理器中占总功耗和模具面积的很大一部分。SRAM单元必须满足在亚微米/纳米范围内工作的要求。CMOS技术[3]的标度对SRAM电池电特性的随机波动和大量漏电流有显著影响。
SRAM单元原理图如图1所示。它有2个上拉PMOS和2个NMOS下拉晶体管作为两个交叉耦合逆变器，两个2个NMOS访问晶体管在读写操作[4]期间访问SRAM单元。位线(BL和BLB)用于在读写操作期间以差分方式传输数据。为了获得更好的噪声裕度，将数据信号及其逆信号分别提供给BL和BLb。数据存储为两种稳定状态，存储点VR和VL分别记为0和1。
双逆变器锁存器是SRAM单元[5]的核心。锁存器的每一端都有一个值，这个值是另一端的补值。

LFS - sram单元
在带有堆栈的功率门控泄漏反馈中，我们结合了两种技术，即由于晶体管比休眠堆栈更少的泄漏反馈方法，其中我们将基本情况中的每个晶体管替换为三个晶体管，以及超低功耗技术，即堆栈方法，在这里我们结合了这两种技术。

IP-SRAM细胞
在新型功率门控的改进P3 (IP) SRAM单元中，提出了两个独立的子单元(写和读)结构的组合，并采用pMOS门控接地和休眠方案，以降低有功和备用功率，同时不损失cellsâ '  '性能。数据写入和存储在上亚单元，而下亚单元仅用于数据读取操作。在活动模式下，单元由VDD[6]提供。在数据写模式下，数据读子单元通过BLâ '  ' s与数据写子单元完全隔离，从而进一步提高了cellâ '  ' s的稳定性。

SRAM结构
一个通用的SRAM体系结构及其外围设备如下所示。SRAM阵列由行和列的位单元组成。对于小型缓存，可以将一个字的数据放在一行中;但是，在大内存中，由于空间限制，需要在每一行[7]中安排几个字的数据。每列的单元格共享相同的位行。在读访问之前，位行被预充电路预充到一个已知的值。行解码器用于在数组中选择一行。根据操作模式的不同，行中的存储单元与公共位行相连，单元中存储的数据要么由感测放大器读取，要么由写电路覆盖。对于较大的内存，使用相同数组的多个块，这样就需要一个称为块地址解码器的额外地址生成器。

行译码器
行解码器用于解码输入地址并选择字行。当执行写或读操作时，只选择一行，并传输8位数据。行解码器根据给定的3位地址选择其中的一行。为了设计一个8x8 SRAM，使用了3x8解码器[8]。wordline的数量等于SRAM单元数组[9]中的行数。

读出放大器
传感放大电路用于从电池中读取数据。此外，它通过感知位线上的微小电压差异，有助于降低整个SRAM芯片的功耗。为了获得高性能的sram，无论是在单元级设计中，还是在设计灵敏的传感放大器时，都必须注意读取速度。对更大的内存容量、更高的速度和更低的功耗的需求在设计中进行了权衡。

SRAM结构

结果
图18为IP-SRAM体系结构示意图，图17为IP-SRAM的仿真结果。从这些结果可以清楚地看出，由于保持独立的写子单元和读子单元，IP-SRAM的功耗大大降低。表1清楚地表明，对于70nm、90nm、120nm和180nm技术，IP-SRAM的功耗与基本SRAM相比大大降低。

结论
为了降低功耗，本文采用IP-SRAM技术设计了SRAM架构。在这种IPSRAM技术中，我们有独立的读写操作，我们将一个PMOS设备放置在下拉网络和地面之间，以降低功耗。在这里，整个SRAM架构使用180nm技术设计，我们观察到IP-SRAM架构与基本SRAM架构相比功耗更低。
因此得出结论，所提出的SRAM架构用于低功耗设计，这些设计的技术用于高性能和低功耗应用。

表格一览
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表1

数字一览
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参考文献









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