关键字 |
| SRAM、深亚微米技术,接头阈值功率泄漏 |
介绍 |
| sram强烈影响,所有权力,性能、稳定性和区域需求。为了管理约束权衡,他们必须为目标应用程序专门设计的,因为静态随机存取存储器(SRAM)是一个关键的组件在现代数字Systems-on-Chip (soc) [1]。半导体技术的快速增长导致的晶体管特征尺寸的缩小使用深亚微米(DSM)过程。进入深亚微米MOS晶体管的大小,对能耗产生不良的后果。直到最近,动态或开关电源组件占据了总功率耗散IC。电压比例也许是最有效的方法来减少动态功率的平方律依赖数字电路有功功率的电源电压。 |
| 因此,这要求降低阈值电压保持性能。低阈值电压的结果在一个指数的亚阈值漏电流增加。另一方面随着技术的鳞片,短通道长度增加的亚阈值漏电流通过一个晶体管。因此,在DSM过程静态或泄漏能力变得相当比例的总功耗。由于这些原因,静态功耗,即泄漏功耗,已经成为总能耗的很大一部分当前和未来的硅技术。 |
| 这里我们提出一些超大规模集成技术来降低泄漏的力量。每个技术提供了一种有效的方式来降低泄漏的力量。在本文中,我们设计了SRAM细胞[2]。与180纳米技术和低功耗技术与常规SRAM单元 |
传统6 t SRAM单元 |
| 静态随机存取存储器(SRAM)是最基本的和极其重要的内存技术。因为他们是快速、健壮,容易制造的标准逻辑流程,他们几乎是普遍发现在同一模与微控制器和微处理器。因为他们的高速度基于SRAM缓存和soc是常用的记忆。由于设备扩展有几种设计挑战纳米SRAM的设计。低功率SRAM的设计是至关重要的,因为它需要一大部分的总功率和死区高性能处理器。SRAM单元必须满足的要求操作在亚微米/纳米范围。CMOS技术的扩展[3]对SRAM具有显著影响细胞的电特性的随机波动和大量的泄漏电流。 |
| SRAM单元的示意图见图1。它有2个拉起PMOS和2 NMOS晶体管拉下来两个交叉耦合的逆变器和两个2 NMOS晶体管访问访问存储器读和写操作期间细胞[4]。两位线(提单和BLB)是用来传输数据的读和写操作在一个微分的方式。有更好的噪声容限,数据信号和它的逆矩阵也是带状的分别提供给提单和BLb。数据存储为两个稳定状态,储存点虚拟现实和重要的,表示为0和1。 |
| SRAM的双重逆变器闩是心脏细胞[5]。两端的锁持有价值的补充另一边。 |
LFS - SRAM单元 |
| 掌权的泄漏与堆栈的反馈,我们结合两种技术即漏反馈方法由于晶体管比sleepy-stack我们替换每个晶体管的基本情况为三个晶体管,和超低功耗技术即堆栈的方法,这里我们结合这两种技术。 |
IP-SRAM细胞 |
| 小说中力量的改善P3 (IP)存储器单元,结合两个单独的子(读写)结构提出了pMOS封闭地面和昏昏欲睡计划减少活动和备用电源没有失去cellsA¢性能。正在进行数据写和记忆存储上sub-cell而下sub-cell用于数据读操作,。在活跃的操作模式,VDD[6]提供的细胞。在数据写模式,数据读sub-cell完全孤立的数据写子——细胞通过BLA¢年代,反之亦然,这进一步提高了内堂¢s稳定。 |
SRAM结构 |
| 一般的SRAM结构及其外围设备如下所示。SRAM阵列由行和列的一些细胞。对于小缓存,可以将一个词的数据行;然而,在大的记忆,因为空间的限制,有必要安排几个词在每一行的数据[7]。细胞每一列共享相同的bitlines。前读访问,bitlines预先充电的已知值预先充电电路。行解码器用于选择一个数组中的行。根据操作方式,存储细胞行连接共同bitlines和读取单元中存储的数据通过放大器或覆盖写入电路。对于较大的记忆,多个块相同的数组,使用一个额外的地址发生器称为块地址译码器是必需的。 |
行译码器 |
| 一行解码器用于解码输入地址和选择wordline。当执行一个写或读操作只有一个行选择和8位的数据传输。行译码器选择的行,根据给定的3位地址。为了设计一个8×8 SRAM 3×8解码器使用[8]。wordline =数量的行数的存储器单元阵列[9]。 |
读出放大器 |
| 读出放大器电路是用于读取的数据单元。此外,它有助于减少电力消耗在整个SRAM芯片通过传感小电压差位线。为高性能存储器,必须照顾读取速度具有设计和一个聪明的读出放大器的设计。需要更大的内存容量,高速度,低功耗设计实施权衡。 |
SRAM结构 |
结果 |
| 图18 IP-SRAM体系结构的示意图,图17显示了IP-SRAM的仿真结果。从这些结果很明显,因为保持独立的写子细胞和读取子细胞IP-SRAM的功耗大大降低。表1清楚地表明,70 nm, 90 nm、120 nm和180 nm)技术的能耗降低非常IP-SRAM相比,基本的SRAM。 |
结论 |
| 在本文中,我们设计了SRAM结构IP-SRAM技术降低功耗。在这个IPSRAM技术我们有独立的读和写操作和我们放置一个办公室的设备下拉网络和地面之间减少功耗。这里总SRAM结构设计使用180纳米技术和我们观察到IP-SRAM架构功耗相比少了SRAM的基本架构。 |
| 因此得出结论,该存储器体系结构用于低功率设计,这些设计技术用于高性能和低功耗的应用程序。 |
表乍一看 |
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| 表1 |
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数据乍一看 |
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引用 |
- 国际半导体技术发展路线图,2003年。http://www.publicitrs.net。
- 学术界。Lo和S.-Y。黄,“基于P-P-N 10 SRAM t细胞低泄漏和弹性阈下Opera-tion”IEEE固态电路,杂志46卷,3号,2011年,页695 - 704。
- n . Kr。舒克拉,r·k·辛格和m . Pattanaik”一个新颖的方法来减少门和亚阈值漏在传统SRAMBit-Cell结构Deep-Sub微米CMOS技术,“国际期刊《计算机应用(IJCA), 7号,第23卷,2011年,pp.23-28。
- L.-J。张,c .吴Y.-Q。妈,J.-B。郑,L.-F。毛,“泄漏功率降低55纳米技术SRAM细胞,”IETE TechnicalReview, 28卷,2号,2011年,页135 - 145
- k·张(主编),“嵌入纳米vlsi的怀念,集成电路和系统系列,施普林格。
- 设计SRAM阵列在90纳米CMOS技术节点ShrivathsaBhargav和Jaime Peretzman艾伦4321 -数字VLSI circuitsColumbia大学,2007年秋季。
- 狗屁Deepaksubramanyan和Adrianν˜EECS游泳,锡拉丘兹大学,阈下减少泄漏inCMOSDigital电路分析,进行13日NASA VLSISymposium邮报的秋天,爱达荷州,美国,2007年6月。
- 公园,j . C。,and Mooney III, V. J. “Sleepy Stack Leakage Reduction.Very Large Scale Integration (VLSI) Systems,” IEEE Transactions,vol.14,no.11, pp.1250-1263, November 2006.
- 花王,j . T。,and Chandrakasan, A. P. “Dual-Threshold Voltage Techniques for Low-power Digital Circuits,” IEEE Journal of Solid- StateCircuits, vol.35, no.7, pp.1009-1018.
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