关键字 |
| 子阈值泄漏;VBBK;锯齿形;睡眠电晶体;叠加 |
介绍 |
| 低功耗已经成为重要的因素在最近电子行业由于快速增长的电池供电的设备如笔记本电脑、掌上电脑、手机等通讯设备。高性能和高包装密度、电源电压和阈值电压不断缩减。但这将导致增加子阈值电压,进而增加了能耗。静态消费总能耗的主要因素是由于漏电流,当设备在待机模式。子阈值泄漏电流是最主要的泄漏电流,成为具有挑战性的VLSI设计工程师。是漏源电流当晶体管在弱反演地区操作。亚阈值漏电流是由 |
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| 在弗吉尼亚州热电压,γ是身体偏差系数,降低系数η是drain-induced障碍。 |
| 基于降低漏电功耗操作方式分为待机模式和主动模式。在待机模式下,电路处于闲置状态,切断从rails的力量。在主动模式,减少漏电功耗堆积的晶体管。 |
二世。以前的工作 |
| 这里我们回顾之前的工作与我们的研究相关。在本节中,我们将基于各州保留和破坏性的逻辑电路。 |
| 本节描述之前提出了通用的逻辑电路低功耗降低。我们基于分类(i)和(ii)存储状态破坏状态。 |
| 睡眠晶体管:这里睡眠电晶体之间的权力使用rails时切断电源设备在空闲模式。所以这种技术通常是封闭的技术力量。提出一种称为多阈值电压的技术互补金属氧化物半导体晶体管Motoh等。[2]使用高Vth睡眠电晶体和低Vth晶体管打开和下拉设备维持高开关速度。睡眠晶体管关闭设备处于闲置状态时,这大大降低了漏在待机模式。在主动模式设备工作正常。 |
| 迫使栈:晶体管叠加是泄漏的技术力量大大抑制。兰德等改变的有效通道长度堆叠晶体管,发现有相当大的减少子阈值功率泄漏[3]。这里(W / L)比晶体管被劈成两半,所以晶体管关闭/同时上。亚阈值电流从而减少面积和延迟开销,从而减少设备的状态。 |
| 沉睡的堆栈:困堆栈是睡眠和强迫晶体管技术的结合。强制休息晶体管劈成两半,泄漏功率降低。睡眠晶体管技术保留逻辑状态,节省电源,当睡眠模式[4][5]。它使用两个额外的睡眠电晶体平行于现有睡眠晶体管,即区域和延迟会增加。在空闲模式下,睡眠晶体管关闭,电源是大幅减少。在主动模式,睡眠电晶体和延迟降低有积极反抗的道路 |
| 睡眠方法:这种方法减少了面积开销引起的额外睡眠晶体管用于睡眠的方法。通过将替代睡眠电晶体[6],这方面可以减少开销。在睡眠模式下,输入的逻辑“0”,每个逻辑输入改变其状态和输出是1。因此,锯齿形方法使用一些比睡眠睡眠晶体管逻辑。 |
| 昏昏欲睡的门将:在这种方法中,PMOS放置平行于拉起睡眠晶体管和NMOS放置平行于拉下睡眠晶体管[7]。在睡眠模式下,NMOS VDD的唯一来源是打开网络睡眠晶体管关闭。在主动模式,pmo地拉下来的唯一来源网络睡眠电晶体是打开。由于睡眠晶体管的存在,在路径阻力的增加从而降低传播延迟。这种方法保留了逻辑电路的状态 |
三世。结构 |
| 我们提出的方法引入“可变的身体有偏见的门将。”然后我们解释这项技术申请通用逻辑电路。拟议的结构组合,迫使技术堆栈变量的身体和睡眠的偏见。睡眠晶体管技术堆栈保留了逻辑电路的状态而被迫保持最小延迟惩罚。因此,这减少了功率泄漏而保存的逻辑状态。 |
| 有两种操作模式,主动模式和睡眠模式。SSVBB有结构合并被迫沉睡的堆栈变量的身体偏置技术。沉睡的堆栈将现有的晶体管分为两半,同时保持输入的功放。然后睡眠电晶体被添加在平行堆叠拉起来,拉下晶体管。在主动模式,年代= 0和s = 1是断言,因此睡眠电晶体都打开从而减少电路延迟。性能改善,因身体的来源数量,降低了Vth PMOS的了。由于身体的效果,Vth降低从而增加性能。随着睡眠电晶体总是有更快的开关时间比强迫堆栈。在睡眠模式下,年代= 1和s = 0是断言,所以睡眠晶体管都是关机状态,从而保持电路的逻辑状态。由于身体的效果,Vth增加,从而降低性能 |
四、实验方法 |
| 拟议的结构组合,迫使技术堆栈变量的身体和睡眠的偏见。睡眠晶体管技术堆栈保留了逻辑电路的状态而被迫保持最小延迟惩罚。因此,这减少了功率泄漏而保存的逻辑状态。 |
| 有两种操作模式,主动模式和睡眠模式。SSVBB有结构合并被迫沉睡的堆栈变量的身体偏置技术。沉睡的堆栈将现有的晶体管分为两半,同时保持输入的功放。然后睡眠电晶体被添加在平行堆叠拉起来,拉下晶体管。在主动模式,年代= 0和s = 1是断言,因此睡眠电晶体都打开从而减少电路延迟。性能改善,因身体的来源数量,降低了Vth PMOS的了。由于身体的效果,Vth降低从而增加性能。随着睡眠电晶体总是有更快的开关时间比强迫堆栈。在睡眠模式下,年代= 1和s = 0是断言,所以睡眠晶体管都是关机状态,从而保持电路的逻辑状态。由于身体的效果,Vth增加,从而降低性能。 |
诉实验结果 |
| 我们测量静态功耗,动态功耗,传播延迟和面积的四个方法即睡眠,沉睡的堆栈,迫使堆栈和与该方法基本情况。执行模拟使用示意图条目和相应的测试模式生成和验证其功能。验证后,原理图文件转换成Verilog文件,它会转换成物理布局。使用物理布局面积和延迟。 |
| 所有的方法都是用单一Vt编译方法。逆变器使用W / L = 6 PMOS打开网络和W / L = 3的NMOS拉下网络。所有的模拟进行在270 c的室温,VDD = 1.2 v,电源电压2.5 v。设备模型用于模拟BSIM模型。 |
| 测试电路:链逆变器、加法器和SRAM单元选为基准电路。链选择逆变器的基本电路,每个晶体管级实现逆变器的特征。全加器是选为基本构件,由逻辑门和两个逆变器。SRAM是一个基本的内存和构造与逆变器,通过晶体管。 |
| 链的四个逆变器:三个同等大小的逆变器连接,图中所示。我们的方法是与基本情况相比,迫使堆栈,睡眠和锯齿形在功耗方面,区域和延迟。双重Vt也应用以及单一Vt的方法。 |
| 全加器:创建一个全加器的逻辑块生成和两个逆变器和携带。复杂的块大小和NMOS W / L = 3/1, PMOS W / L = 9/1。 |
六。结论 |
| 在本文中,我们提出了一种新的泄漏功率降低计划“变量困有偏见的门将”。它提供了巨大的节能在所有的替代方案。有51%的电能节约而基本情况。但有面积开销增长58%。 |
| 对于未来的工作,我们将探索过程变化如何影响泄漏功率使用变量的偏见的门将。 |
数据乍一看 |
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引用 |
- 国际半导体技术发展路线图(ITRS-05) .北京:/ /www.itrs.net/Links/2005ITRS/Design2005.pdf。
- Mutoh、S。,Douseki, T., Matsuya, Y., Aoki, T., Shigematsu, S., and Yamada, J., “1-V Power Supply High-speed Digital Circuit Technology with Multi threshold-Voltage CMOS,” IEEE Journal of Solid-State Circuits, vol. 30, no. 8, pp. 847–854, August 1995.
- •S。,S. Borkar, V. D., Antoniadis, D., and Chandrakasan, A., “Scaling of Stack Effect and its Application for Leakage Reduction,” Proceedings of the International Symposium on Low Power Electronics and Design, pp. 195–200, August 2001.
- J.C.公园,j·穆尼三世和p . Pfeiffenberger“沉睡的堆栈减少泄漏,”国际研讨会上进行权力和时机造型、优化和仿真,第158 - 148页,2004年9月。
- j .公园“沉睡的堆栈:一种新的低功耗集成电路和记忆方法,”博士论文,电气和计算机工程学院乔治亚理工学院,2005。
- K.-S。分钟,h .川口和t .樱井”,锯齿形超级截止CMOS (ZSCCMOS)块激活与自适应电压电平控制器:替代Clock-gating计划在泄漏占主导地位的时代,“IEEE国际固态电路会议,第401 - 400页,2003年2月。
- 金和诉穆尼,“困了门将的方法:方法、布局和权力的结果4位加法器,”技术报告GITCERCS - 06 - 03,乔治亚理工学院,2006年3月,http://www.cercs.gatech.edu/tech - reports/tr2006/git仅- 06 - 03. - pdf。
- 狗屁Deepaksubramanyan和Adrianν˜游泳”,阈下泄漏降低CMOS数字电路的分析”,《13 nasaVLSI研讨会,瀑布,爱达荷州,美国,2007年6月5 - 6,。
- VolkanKursun Eby g·弗里德曼,“多米诺逻辑变量阈值电压门将”,IEEE超大规模集成(VLSI)系统,11卷,没有。2003年12月6日
- 向前VolkanKursun Eby g·弗里德曼,“身体有偏见的门将,以增强在多米诺逻辑电路的噪声免疫力”,IEEEtransactions超大规模集成(VLSI)系统,2004年
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