NRZ DPLL CMOS使用有源π滤波器频率合成器

克里希纳康德辛格¹,Akansha Mehrotra²

副教授,电子与计算机工程,Dronacharya工程学院,古尔加翁,印度
研究学者、地震工程、印度理工学院,Roorkee、印度

文摘

本文演示了一个CMOS频率合成器的设计,其主要目的是测试设计的高速度、混合信号CMOS电路设计技巧。行代码是代表数字序列的技术适合基带传输的脉冲波形。NRZ或非归零是一个重要的编码方法。NRZ脉冲的持续时间。我们没有得到广场波形在传统经常挨饿VCO。所以,传统的电流饿死VCO不能用于生成NRZ行编码的输出波形有必要VCO应该方波NRZ编码。这个新的当前饥饿CMOS VCO用于设计一个DPLL。此外,这种DPLL设计用于生成8.33兆比特/秒的时钟NRZ数据格式在VCO中心频率。这里介绍的DPLL使用XOR相位侦测器减少抖动噪声和除以两个阶段中使用频率合成的反馈回路。DPLLπ有源滤波器设计使用。

关键字

DPLL、VCO、活跃π过滤器,抖动噪音。

介绍

DPLL,数字锁相环路是一个经常使用的电路在现代集成电路设计。

考虑一个通信系统的波形和框图figure.1所示。数字数据加载到移位寄存器在传输结束。数据转移顺序发射机输出驱动程序。在接收端,数据可能模拟通过通信通道后,接收机放大和改变数据回数字逻辑水平[1]。DPLL执行函数产生一个时钟信号的锁定或与输入信号同步。生成的时钟信号用于接收机时钟移位寄存器,从而恢复数据。这个应用程序的DPLL通常被称作一个时钟恢复电路或同步[2,3]。本文旨在“VLSI实现的DPLL频率合成器NRZ-line编码”在这篇文章中,一位XOR DPLL设计使用有源比例积分滤波器中心频率为8.33 MHz,锁定时间8.8μs和1 MHz锁定范围。这个DPLL的重要性是生成一个时钟为8.33 mbit / s数据流数据格式不归零级别或只是NRZ级别。这是使用NRZ码的主要优势; that is, the data rate can be twice the channel bandwidth.The objective is to design a DPLL for a signal whose output frequency is 8.33 MHz and has a lock range of 1 MHz. This PLL is designed for being used in some specific circuit design, for e.g. Carrier-Recovery, Data synchronization, demodulator, and so on.

设计规范的DPLL

设计规范的DPLL如表1所示

测试规范

测试规范的DPLL表2所示

XOR DPLL使用有源滤波器的设计

π有源滤波器设计XOR DPLL使用,我们使用当前饥饿VCO级联广场与施密特触发器生成的波形作为输入用于分频器电路由D触发器和该分频器的输出回路滤波器。接下来,我们选择循环过滤值以防止DPLL振荡。设计XOR DPLL使用有源滤波器是图2所示

答:有源环路滤波器的设计

时钟偏差中遇到DPLL XOR PD和无源滤波器使用XOR PD和无源滤波器可以减少通过使用活动比例积分(π)循环过滤图3所示。

这种滤波器的传递函数是由:

由此产生的二阶系统的固有频率是由

阻尼比是:

锁是由范围

使用活跃的吸引范围,π回路滤波器,由VCO振荡频率是有限的。

计算R1, R2和C的有源滤波器:

VCO的增益

相位探测器的增益

 KPD =5/π

 Now, 我们使用 equation.. 计算固有频率假设ζ= 0.7,

ΔfL = 1 MHz

用方程2和3 N = 2,我们可以解决他们R1C和R2C大约9.835μs.respectivelyμs和1.9635。

现在设计的DPLL具有以下规格:

 The VCO 中心频率 8.33 MHz

 The 锁 DATA 之间和 DCLOCK 将 ΔfL =1 MHz

 The 锁定时间 TL=8.8 μs[4,5].

b . XOR DPLL使用有源滤波器的仿真结果

模拟XOR DPLL使用有源滤波器图4所示[6 8]。从仿真结果可以看到如图4所示,预期的结果是否得以实现。第一个波形表示VCOIN,这是VCO的输入电压,中间一个代表DCLOCK,这是XOR PD和最后的输入电压波形代表时钟,有源滤波器的输入。收到方波根据NRZ编码和锁范围的DPLL增加1 MHz。这意味着循环将锁定在一个输入频率为3.17 MHz至5.17 MHz并生成一个输出频率输入频率的两倍TL = 8.8μs锁定时间。在图4中,一个比特数据的宽度是120 ns (= 1/8.33 MHz)。DPLL输出时钟的频率为8.33 MHz。

除以两个阶段中使用反馈回路dclock = 4.17 MHz。如果数据输入一系列交替的1和0,那么由此产生的方波的频率为4.17 MHz,或一半的数据率。这是使用NRZ码的主要优势;即数据速率可以通道带宽的两倍(7、8)。

结论

基于这项研究和模拟,这些组件选择DPLL用于NRZ线编码。CMOS配装使用施密特触发器设计。主要有两种方法来设计VCO。一个使用环形振荡器和其他使用施密特触发器。近年来,环振荡器已经成为一个重要的构建块在VCO的[4]。他们可以提供一个操作范围宽,小布局区域和易于集成。摘要配装设计使用当前饥饿VCO和施密特触发,然后进行瞬态分析观察每个VCO的NRZ波形。这里DPLL设计使用XOR PD具有良好的干扰抑制。XOR DPLL当前饥饿CMOS VCO使用施密特触发器具有中心频率为8.33 MHz。CMOS VCO电压和频率之间的直接关系,线性频率范围5.7 MHz - 12.5 MHz。活跃的π回路滤波器中使用XOR DPLL减少时钟偏差DPLL中遇到。在本文中,我们设计了一种XOR DPLL使用有源π滤波器中心频率为8.33 MHz,锁定时间8.8μs和1 MHz锁定范围。最后,这个DPLL的意义是为8.33 mbit / s生成时钟与数据格式不返回数据流零级别或只是NRZ级别。一个比特数据的宽度是120 ns (= 1/8.33 MHz)。The frequency of the DPLL output clock is 8.33 MHz.A divide by two stage is used in the feedback loop to make dclock=4.17 MHz. If the data input is an alternating series of ones and zeros then the frequency of the resulting square wave is 4.17 MHz,or one–half of the data rate This is the major advantage of using NRZ code ;that is,the data rate can be twice the channel bandwidth .